如何利用verilog來設計memory?

averyer

各位前輩~
# f' A) Q! u" w' v- u- n! u
4 X9 ], Y; O/ P# |想請問一下~

0 t1 p6 h+ |  {+ I& _8 N我想利用verilog來設計一個memory,但要如何開始呢?因為我對verilog也只懂得基本的應用~

: @9 }$ ?# E, W! L- P但對於在深入一點卻不知道該如何下手?

各位前輩能給我一些寶貴的經驗或data參考嗎?

. J- O. ?8 W* A  o4 o, R+ p3 i麻煩各位前輩了~

jerryyao

module(
. ~  l% Z3 i. K( j  input [7:0] ADD,
  input [7:0] DI,
8 ]2 V, f& t" }0 B3 @+ u- O  input CE,
  input WE,
  output reg [7:0] DO
);
  reg [7:0] memory[255:0];
  L& C0 x8 h7 M6 _5 f- z  always @(posedge CLK)
    if(CE & WE) memory[ADD] <= DI;
  always @(posedge CLK)
    DO <= memory[ADD];
$ r% _$ |$ u5 [" ~5 [" }endmodule
8 \1 v; Y# [) B; t+ `# {你要注意gata count很大喔。

Xquall

這樣的方式，合成的gata count真的會很大，請問各位大大有沒有比較好的方式，因為現在正需要自己利用verilog寫一個記憶體呢。

tommywgt

二樓大大的方法差不多是標準答案了
1 j! @0 U) y: F, N: ~$ t# [
不想硬體太大的話當然要使用library來做囉

jarodz

容量比較小的 memory，
' m7 }9 C/ y! q( R' z* U用FF作是比 memory macro小或相等的。
. m$ W( v: Q- K# I4 E. |8 M每個制程和library的交叉點是不一樣的。

russell

請問averyer大大,
為什麼一定要用verilog來設計memory?
6 e) F9 S) w8 E8 G原本FPGA內建的EBR不夠用? 還是學校課業需要交差?
* f2 U2 @2 k- x0 t: k
  a1 A6 h: S+ HRussell
russell0916@gmail.com

paulmanwu

為什麼一定要用verilog來設計memory?
why not using memory compiler?