新手LAYOUT面是問到的問題麻煩大家幫忙解答

evee017

我是新手剛從自強基金會上完LAYOUT的訓練課程..
也開始面試..但是面試機會很少履歷投了一個月了...
; a- ?2 B+ v, k# T也才兩間面試...或許我不是本科系的關係吧..
  E0 `1 ^5 h/ U我面試有幾個問題阿...解答不出來..要麻煩大家幫忙囉...謝謝...
1.INV阿..在OUT之前加一個CAP是什麼用途阿..為什麼...
  (不是用來穩壓的ㄇ...但答案好像不是這個)..
2.看INV的電路圖寫出Netlist，為什麼這樣寫..
  四個角位可以對換ㄇ...VDD及GND可以對換ㄇ...
( Z( Z" p) g4 t( q3 ~  為什麼...
  (Netlist不是直接從電路圖轉出去成CDL檔的ㄇ..
4 `5 C. _0 E% m% A3 P  我只會看Netlist但是我不會寫...結果就被打槍了..)
8 F# I$ H! ~6 o& g1 c還有問一些有關RD相關的問題..說實在的我都答不出來..
9 P' ]# M( C1 V3 L/ c  S- vLAYOUT真的好笑不是只有會畫圖..把圖畫正確電氣特性好面積小而已喔..
整個就很洩氣...

crystal_blue

一般而言面試官一定會盡全力的把面試者考倒的，因為這樣才能知道你的所知所學極限在哪裡
所以請別害怕回答，盡可能把你所知道的回答出來，別擔心自己只是會皮毛，因為從你的履歷表
9 z8 Q* N4 u& f) Q- `上就知道你是新人了，也知道你是非本科系，但也不是要您認為不會是應該的。
0 h9 Y# w) m/ Z, {8 [- e
" Q( b7 Q$ Y6 Z6 Y2 ]& o+ t至於您提到的問題:
1.INV阿..在OUT之前加一個CAP是什麼用途:我的認知跟您的一樣，是穩壓用的，但是否在產品
  不同時會有不同的結果，這點並不得而知。
6 c. m# h  X8 e+ ]/ k2.看INV的電路圖寫出Netlist:這種測試，是為了測試面試者對於LVS時的敏感度，雖然目前有
  TOOL可以協助尋找LVS的錯，但LVS跟NETLIST的關連是無法被否認的，利用NETLIST來偵錯
5 j9 [. ~4 d7 P" m  也是時常有的事，自然也要看的懂。簡單的INV NOR NAND 等等的NETLIST最好都要學習一下。

除了以上的兩種問題，LAYOUT面試時也會考看NETLIST 畫出電路或是LAYOUT，以上是個人淺見
祝您面試順利 。

motofatfat

你說ㄉ netlist 應該是指spice 格式ㄉ
5 ?5 Z& V  S, e- U4 z0 M* u3 }這是有格式ㄉ4ㄍ對應位置 D G S B是不能對調ㄉ
! f) \9 _: Z" y* o' n& L4 g還要有片頭片尾
# g; ?" Q8 X8 i
.SUBCKT INV IN OUT VDD GND
: c9 `) o" ~& Z3 E8 _MP1 OUT IN VDD  VDD  P W=2.7U L=0.35U  M=1
% t9 V6 I% i: p, zMN1 OUT IN GND GND N w=1.4U L=0.35U  M=1
* t2 S% s/ h( O7 |$ ^.ENDS
4 Z/ o: Z# z& c: W+ ~# o+ ]6 e" B
懂愈多愈有幫助
加油　祝您面試順利
任何問題歡迎來問
& [9 R- W1 G+ o2 y8 K* l% M0 J8 I機車胖胖信箱
; @4 u* }" K2 O  W. G# }) Emotofatfat@yahoo.com.tw

qqdede

基本上 加CAP 主要在電源部份,主要穩壓還有就是要濾雜訊, 電源 在IN/ OUT 之間 ,通常我們會加一顆大容量10uf及小容量0.1 or 0.01uF 來濾 高低頻率,已減少干擾源!

) V. o4 e3 i- z9 y% c尤其是在IC 電源端,更應該要更接近,
; w9 {# ]. g4 _5 A
$ g' {+ s8 o- A) s, g以上個人小小經驗談!

vjc5

INV輸出電容, 我跟上面幾位看法不同, 這應該是測試INV的驅動能力
. R4 j! s' E* d7 S' J- P2 `1 q7 [因為INV往往需要計算驅動能力

lydia0616

個人去try過spice
D端S端對調後, 不會出現問題
/ f! \5 }1 ?$ i. Z$ [' x5 H結論  可以對調

crystal_blue

MOS為一對稱的元件，它的source跟drain在沒決定哪端接電源前，是可以交換使用的
6 J5 C3 d2 w" {- x' w, D# R5 J並不會影響元件的特性，在layout時在做並聯電路時，可以看到這方面的應用。

evee017

謝謝大家提供的答案...
* `1 n" {5 P: E5 H我會再好好的去學習研究的...

mjubgt

補充說明 SPICE 格式
MOS在SPICE定義中可以分成一般MOS及LDD MOS兩種
以LAYOUT結構上來看,一般MOS的確可以Source / Drain 對調;後者不行.
7 |; K  q# U8 W8 U3 i, y# D" u個人的想法是, SPICE對於元件的格式是固定且無法對調; 理由如下
1. SPICE FILE是由軟體自動轉出,格式已經固定. 除非是人為因素,不然軟題轉出的SPICE FILE應該要與電路圖一致
2. 若是S/D的位置可以任意對調,那麼LVS準確性及可靠性會令人懷疑

關於LYDIA的驗證結果, 個人看法如下
LYDIA應該是僅驗證一般MOS,這類的MOS其SOURCE / DRAIN在LAYOUT接線上本來就可以對調.因此,若是直接更改SPICE的S/D位置;LVS結果應該會如LYDIA所說,沒有影響.