記憶體問題

w10789173

各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!

LIBRARY ieee;
USE ieee.std_logic_1164.all;
/ V7 V7 K: U9 C. l7 h# W* L$ O& }USE ieee.std_logic_arith.all;

ENTITY memory_64 IS
6 A% G' o* I  I; Z8 K   PORT(
+ R, |" ]: i( t/ g: z. N      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
6 K8 I# J: {9 w# F' ]8 d9 {' R      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
      clr_l    : IN     std_logic;
      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );
6 p4 Z1 N+ ^* L( ]! U
-- Declarations

; a; r! Z& s1 z3 M9 SEND memory_64 ;

--
ARCHITECTURE arch OF memory_64 IS
-- column decoder
4 p! U8 e. Z- |component mem_coldec
2 d' M  d4 x, B% V   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
# @% U8 J* R  C& G, _  ]. [. p" V   );
5 b" X* d, b/ d2 yend component;
0 d7 G# [( l: L" w-- row decoder
component mem_rowdec
2 y; n3 G# h4 G# l   PORT(
  F# |3 H6 Q0 h5 u      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
: v9 s# |. m5 s: p   );
end component;   
- H0 e! y7 R) j# F9 k- B-- latch array   
component latch_cell
" ^7 w& B5 f, ]  C     PORT(
        clr_l    : IN     std_logic;
* f1 q& v& U  `4 p        col_sel  : IN     std_logic;
        row_sel  : IN     std_logic;        
6 S, L9 d; H  g/ Q  P* W: h        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
# H& P- [7 S1 T+ z3 W1 ~4 z     );
end component;   
9 ?  y) I% y7 n5 f' p
signal smem_out : std_logic_vector ( 5 downto 0 );
% z! F) v1 C" y2 \1 G. `" K/ _0 ~signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
BEGIN
  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
  g0 : for i in 0 to 7 generate -- column generate
- z% J* W. y# W8 O% [8 H5 n    g1 : for j in 0 to 7 generate -- row generate
+ y$ b4 f+ @/ Q         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
    end generate;
! A( L# n- R9 d1 V& y  end generate;
9 y2 ?7 T) @. G3 ^# dEND ARCHITECTURE arch;

addn

您好
5 |- A) z, P7 G6 y不用將address分成row跟column
這樣只是將問題複雜化而已
你可以想成有64個6 bit的暫存器,來組成你要的ram

用陣列寫法,code比較簡潔,建議使用
以下有範例,請參考
http://www.doulos.com/knowhow/vh ... s/simple_ram_model/

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
/ J7 k4 X, B0 g; X不曉得你為甚麼要捨近求遠
* d/ n9 D# n0 ?4 v6 Z可以說說這麼做的原因嗎?
/ l4 T3 R( d; _3 `3 X8 ~還有這是要做甚麼樣子的應用
! n/ V" }3 P* m& B; p8 C謝謝

w10789173

我只是試著把FPGA規劃成一顆RAM
- Y" G1 \! g; H
2 m% L9 r2 `- L/ p0 g) {, U沒有什麼特別的啦^^...