請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
/ c. u4 R6 a0 x1 vADC  每一級為 1.5 bit 的架構做 calibration
晶片下線回來量測，就結果來看
在某些特定的 stage 會有很大的 offset
1 v( t, v: |5 F5 G& Q. f% N0 S造成嚴重的 missing code
有的 chip 發生在第一級 有的 chip 發生在第三級
) j4 I( a- L9 s: J8 @想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
一直找不到可能掛掉的地方
- e2 i6 M0 H" ]想請前輩們給一些方向及意見，感謝

lchuang

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有的 chip 發生在第一級 有的 chip 發生在第三級

7 v, T9 e" q& t, J想不透的是，因為有 1.5 bit 的補償
5 y; M2 i* ?. ^6 E% c+ Q  m. t
1 F$ s; d3 k8 c) M4 V/ U2 H; h3 d% W理論上應該可以抵抗約 +/- 150 mv 的 offset

8 k5 ^$ P3 ]; l2 A' G, z2 I% T0 E==================================================

以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，

7 b/ k9 i; _/ [3 R' n' y所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~

. ~% H8 c/ E4 ?$ H另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，

那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

9 u0 X" j3 I) o所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........
% T! I  h3 c; a, D4 K( p
+ a- x8 k5 h; s& S! x$ V至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....
+ b( Y: O) c, m$ h/ y/ C2 q" L
後面的幾級我想都不會好到哪裡去........
5 e; }7 s+ G! x8 U0 J
5 X& z' }5 m$ P所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~

Good luck

naliga

Dear Ichuang 大大
$ g( ?  ?5 A6 A- `7 `不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
, v" h5 S# w% _- R3 j積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
; N2 ^! e# p2 \, e2 B所以我才會傾向懷疑是 comparator 的問題
7 Z  |. M  d& N- j' x( b
當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
因為不會貼圖，我用文字說明一下我目前的量測結果
ADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
我輸入一個 ramp 得到的結果為
Ideal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
- Z6 \3 U( c  F: @, R0 W& z: ^此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
$ d8 I9 d+ M- S3 _. M, D因此懷疑是第三級的比較器出問題
- }3 M9 t. `3 A# c* c; c+ H8 J不過每一級的比較器電路和 layout 都相同
% J  l  z: v. u+ x, A2 u5 c若單單發生在某一級又很令我困惑
+ A* Q+ x; c) w" X& |3 W! b9 o所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~

. Y+ z9 v4 P( B3 }% T  Q建議你先關掉Calibration功能，再看看有沒有missing code~~~

你也可以用Digital code反推一下你的輸入電壓，

可以先算出輸入電壓是多少會發生，在我的想法我會想到

0 c2 @8 }' ]$ [2 D2 T) e127===>0001111111

  a( Z2 _( W6 E6 I1 w5 p* @255===>0011111111
# [/ b& q9 U1 j
383===>0101111111
* N; M* S! |3 k
, U" N$ l+ g! u0 R......etc

你是前四bit做Calibration嗎????建議你去看一下Calibration.....
% f6 y( C) X) _; Z0 W
另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????
; w; A0 H: R$ F' C( r% h6 K
! y+ u0 W. i# \5 C) Q7 `0 [因為Calibration是屬於數位電路部份，

2 I- {& l- Q- r# V, @所以你可以透過verilog sim來驗證一下你的數位部份，

但是你要針對ADC部份寫behavior model來驗證會比較快~~~~
7 S8 b+ L6 w( f' ?3 c& ?% P& z
Good luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：

0.125~0.155
9 z/ @3 M) ~6 Y+ h/ J/ X
4 z/ S0 E% M+ D2 A0.25~0.28

2 T7 {! T& Y/ Y( u9 ^& K* q( X0.375~0.405

; M4 x7 I* d1 J9 L8 w8 G0.5~0.53

2 l# A! M  x" o6 c0.625~0.655

0.75~0.78

0.875~0.905
: l; g7 b* i7 Y' [0 d
9 r- T6 @1 j' T0 u你先往這方面去跑一下模擬~~~~
. K" `; o% j/ u5 z& o
7 i5 D1 d; ^; |) Y) L; H& N應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
1 c5 x0 s9 w. K2 v比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.