請教前輩們有關 Pipeline ADC 的問題

naliga

想要請教前輩們有關 Pipeline ADC 的問題
ADC  每一級為 1.5 bit 的架構做 calibration
4 n8 {2 V3 U7 \$ H* i7 o. O9 P晶片下線回來量測，就結果來看
. n* T' H0 h9 r6 P; t& j在某些特定的 stage 會有很大的 offset
造成嚴重的 missing code
1 _+ _. |' {* i3 P0 Q1 r3 ~有的 chip 發生在第一級 有的 chip 發生在第三級
; p3 ~- m+ B5 @! J2 M  E( }想不透的是，因為有 1.5 bit 的補償
理論上應該可以抵抗約 +/- 150 mv 的 offset
1 \3 Y9 Q* x& O% N- Q) y. I& x一直找不到可能掛掉的地方
1 g. `( T4 x1 l: U# F7 F想請前輩們給一些方向及意見，感謝

lchuang

==================================================

9 ~1 j: ?" D5 Y, |2 b3 K! U2 q有的 chip 發生在第一級 有的 chip 發生在第三級
% {, `6 i% H9 ]) o
想不透的是，因為有 1.5 bit 的補償
& \7 b9 v5 `, i8 q7 F" p+ _: @
理論上應該可以抵抗約 +/- 150 mv 的 offset

  e( b9 {# ]. Y2 l==================================================
$ p1 Y$ Q- S6 W; {& q
以上部份原文我個人認為作者你可能搞錯了1.5 bit的offset抵消的觀念了，
' [. |+ s# r3 e" H7 @$ L7 i
- Q' i1 p; D3 ~. j( C+ s所謂的+/- 150mV指的是比較器的offset.....並不是你所謂的OP offset唷~~~~

另外就是一般做Pipeline ADC都會著重在前四級(以12bit、+/-1V輸入電壓)，
( O$ e( g& D( V$ P) v! W& _' L6 x
那麼第一級的OP所產生的error就需要壓在"0.25mV"以下才能達到................

, \% F, t, b) p3 q% b) o3 \9 \所以你可以先提供一下你的ADC規格，大致才會知道這個ADC的關鍵在哪........
( [2 x% I3 d# A2 U5 G! H. {
至於你所謂的miss code會發生在第幾級......其實以pipeline來說，只要第一級毀掉....

0 v3 B  w3 w! q8 G, O$ o後面的幾級我想都不會好到哪裡去........
* g/ G0 G8 U" x  S  N* B" D+ x
所以pipeline的第一級OP是最重要的，你可以去檢查一下第一級的error(Pre-sim and Po-sim)~~~
; f4 q5 N  U! r
Good luck

naliga

Dear Ichuang 大大
不好意思，請問您指的 OP 是指 Reside 上的 OP 嗎？
積分器的 OP 我有 check 過 error 穩定時的 error 有小於 1/2 lsb
4 Z5 |+ ^. p: |2 T所以我才會傾向懷疑是 comparator 的問題
, b- d# G; v+ H/ A7 P4 F
4 [. _! r: r4 G* V8 K# k' D) j當然，若第一級輸入的訊號有問題，後面的數值都沒有參考意義
因為不會貼圖，我用文字說明一下我目前的量測結果
ADC 為 10BIT Swing 為 1v Common Voltage = 1.4v
: s$ U: C7 I$ q+ c8 h我輸入一個 ramp 得到的結果為
Ideal Code : 1,2,3,4,5.......126,127,128,129......158,159,160.......255,256,257....286,287..
7 y& b) d% o) h7 R, M3 ]- H0 b實際輸出       ： 1,2,3,4,5.......126,127,127,127......127,159,160.......255,255,255....255,287..
此現象會重覆出現在 127, 255, 383,511,639,767,895 等 level
因此懷疑是第三級的比較器出問題
1 D" {  q: ?' [7 I) {不過每一級的比較器電路和 layout 都相同
' z+ W) h1 F: f: p& V  P& C若單單發生在某一級又很令我困惑
所以想請求大大們給予一些方向找答案，謝謝

lchuang

你的Calibration有沒有bypass功能阿???看起來你的ADC是沒問題的~~~~

建議你先關掉Calibration功能，再看看有沒有missing code~~~

7 {+ m- P0 E) K你也可以用Digital code反推一下你的輸入電壓，
/ u% C& P: X1 Z5 K$ h9 C; ^/ D0 t+ \
4 M! f+ m7 g8 y4 Y" X可以先算出輸入電壓是多少會發生，在我的想法我會想到

: q7 s, N: `, ?/ R4 |0 c6 v127===>0001111111

255===>0011111111

0 P8 @- y! h: F* r1 g383===>0101111111
& w' N: G1 {8 t( V; ~  b$ {
4 U7 U+ a) Z- r' ~  S0 J......etc

你是前四bit做Calibration嗎????建議你去看一下Calibration.....

* T9 f7 @% g$ q另外你的pre-sim跟post-sim都有含Calibration去模擬嗎????

因為Calibration是屬於數位電路部份，
" A1 x" K/ i4 H2 Y* R; p8 B3 [
- S7 J) C4 S5 Z, ~5 p6 |所以你可以透過verilog sim來驗證一下你的數位部份，

8 l; _( D* X. G+ f! k. i( P但是你要針對ADC部份寫behavior model來驗證會比較快~~~~

Good luck

lchuang

剛剛手算一下，missing code會發生在輸入電壓為：
$ l, V9 _; A2 F$ _: A& `9 y' @: @
0.125~0.155

0.25~0.28

( h" L+ P) n  _- D, H7 U( n) W0.375~0.405
. Z" c- Z% @# o! ?
0.5~0.53

0.625~0.655

0.75~0.78
7 \0 {( h$ m! v. s3 }4 P8 o9 t+ h# m
/ s& {3 @+ K7 k9 N3 [5 i1 z/ K7 L0.875~0.905

你先往這方面去跑一下模擬~~~~
* h4 w8 @$ i3 t: {" o. p# e2 N( \
應該可以還原一些~~~~

billtc1234

似乎是OP 提早飽和掉了,可能是比較器offset太大或residue gain >2 造成.
+ w; \' X3 T# f9 h1 |3 M4 f比較器的offset 是隨機的(random distribution) ,即使layout相同,但offset 不可能相同.
可以試著加入Voltage source 進入 ADC 的比較器input 端當offset 模擬看看.