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[問題求助] doubt supply-independent biasing

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1#
發表於 2011-7-12 18:02:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
5 K9 p. U: B1 e2 m( R# t* i' M+ N2 W==>figure 1
. N7 b* U) ~$ ~( W1 e" B$ A==>figure 2" Q( s0 G  l1 s) l- F
, I) Q8 _) u, {; o3 z
by figure2, it looks like vdd really has no effect on the figure 1 CKT.7 T! Q0 f: `! M7 l6 q

' u6 x2 c* ?$ B$ ?( athe textbook also introduce start-up circuit M5 into the design as following:
- b/ {! P2 s4 w0 |& e. k* v& o% o==>figure 38 W- v; w  b- I8 G, ]
when simulating the circuit with startup(M5), it seem to be effected by VDD.
' I7 N# o6 R# ?' K7 B) i( F! ECurrent Iout, Iref vary with VDD.
9 f" n6 v/ b/ E8 y& |- _In practice, figure 3 become Supply-dependent Biasing since startup must include.( P. u5 c7 ?* _- y: K8 w
how could this be? if using figure 3, supply- independent case never happen.
; M4 h7 u' t$ k1 ?, L
4 J5 Y" T1 B  A1 N; `1 b$ Z2 ]below figure, i sweep .dc vdd. ) P5 a& Q! e+ |

0 h# L0 Y- G8 r# QAs you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

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2#
發表於 2011-7-27 17:21:14 | 只看該作者
從你的結果來看,分三種case來檢查.........+ r# v3 L( N" B$ f6 m
, j. M  V& q* F! k8 x+ q1 g
輸入電壓(分別為2.5V、2.8V and 4V)後,檢查你每一顆MOS的工作點,是否都為飽和區,! J& Q( N. e, p0 P
3 i! B8 k5 b2 t3 Y, ~
並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod' B2 Q- P  z9 R6 i% u3 W
# c$ z/ B' P6 L# T
(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的,Vod這參數要H2006以後的版本才有)0 l) o0 I9 h: i$ u7 O
9 ?4 M& [; a4 T1 u/ @  D1 j
有了以上的資訊你才可以知道問題出在哪............
6 U+ d3 \6 d; g0 W9 A6 j( U9 R  J( {2 @" d4 P# G( Y
PS:既然M5是當作startup用的MOS,那麼W/L比就不用太大,以一般設計來說W=0.5u L=10u
* q* a) l/ K, ^9 [# I. E7 ^9 c, [# G
算是一個建議值,但是還是得照實際電路需求去做改變~~~~
9 P% `/ _& V* n$ f5 \9 v
8 v, Y9 E. j! O: R8 {6 C& ]6 I以上是給你的一些建議~~~~~Good luck~~~~
3#
 樓主| 發表於 2011-8-3 10:22:32 | 只看該作者
聽你這麼提起來....我想問個另外的問題; ~8 k) T3 A! t* g
在hspice report中的Vds(sat) 、Vds的關係為何?2 L: |( S! O- p2 P
0 |' G3 M% y" Q, r9 b: U
我知道Vds指的是實際mos的drain-source的跨壓! e. z7 i9 R% U9 A* w
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
# m& m9 X5 }) Y  z/ h3 i可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明
4#
 樓主| 發表於 2011-8-3 14:49:43 | 只看該作者
回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了# }/ [$ G! C5 H8 ~: i0 l
' p( Y8 R3 v' {: W. K+ I
但是Iref&Iout的不一致性還是會出現* W2 X  D) ]" g) e
就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
4 _: _% G* h4 p+ q- U" B' R我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變+ J# w" `* g5 q) ^' `+ N  g7 \
+ j# S8 }3 E: k) P0 z4 g
另外...有個困擾我很久的問題....Startup mos: M5真的有用?
+ e. k# A+ f' q2 S; w在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
4 y+ d0 A' |% V6 V7 U7 O就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)
5#
發表於 2011-8-3 15:51:17 | 只看該作者
本帖最後由 lchuang 於 2011-8-3 03:52 PM 編輯
9 `2 ^2 Q  {& S& M" `& Z
- o2 K6 v) T- p& Z/ A先來討論一下所謂的Vds(sat):
2 o. Z: l3 Z; [5 z( A* \0 \8 `+ g. j+ u5 z  D
你試著模擬一個固電電流源,如一顆PMOS~~~~S接VDD,並且G跟D互接然後掛一個電流源(ex,20uA)0 e( g" j. ?: B9 N/ k  i' c
6 [$ h1 ^4 h: m2 z* A- ^
W/L可以先固定一個值(ex,5u/1u),然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA+ z  C& ~) H  k) |% ~. W! f/ B4 k2 s
; ]+ N2 ^" o0 {- J- }9 w/ L
然後你就可以看出Vds(sat)會明顯得拉高.......) T6 ^6 S# C$ k5 R8 X
( x/ S& D6 K2 {7 _" e2 Z; w
至於所謂的vds(sat)其實在我來說,它是一個滿足MOS進入飽和區的條件式而已........
: q; t8 j5 l+ M& \4 J9 L4 Z/ f. O: K" m
而所謂的條件式就是Vds > Vds(sat),一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
6 S% U5 L  A  C/ y& {, s2 C6 t! q7 c0 i; _
那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......2 M3 B# @# P# Q  G" ]

1 C! g. w8 I- B7 H, z$ Y1 ~0 ]問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......6 H; @8 p3 w( N2 p( v

2 I4 `8 S8 M1 C- O* A& V一般設計電路,以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓,
4 V. {( ]' T$ R1 Y- \" }
" a+ D5 p6 G0 b; F而是給OP做mirror電流的"偏壓電路"本身,它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~
* o! ^& C8 `9 j( U6 C- K2 O: @6 p0 S( F/ i! V( K! H
以上是Vds(sat)跟一些電路的少許觀念...........
3 g2 ~9 N6 Q! `, ^9 N8 [
/ w; Y! o8 A( ~# n, M! K4 y5 K8 W( _================討論M5 start-up 分隔線=======================3 W  {; |+ z1 O! {) h7 i) V. k

7 Z" N+ u# k2 m一般你要模擬所謂的start-up MOS,以你上面電路為例,當你不加入M5這一顆MOS的話......
0 T# d: d& V. O9 `- ~1 G# v
$ d% G3 y, `2 Y+ [7 I你可以在spice檔內下一個初始值的指令,: V2 t1 [1 S% l" x

! o1 o  r0 c( V+ f! }8 {4 u我們先假設M3的G、D與M2的D接點為"QQ",M1的G、D跟M2的G接點為"AA"% \5 \/ x  n! a! E& I3 Y( V- _
! S' B+ r* \1 {& {
然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~6 C1 q& y/ x4 C% P9 G+ J! S
0 N/ S  d  B1 ?: E8 B: B6 Q
你就會發現你的偏壓電路的MOS都在cut off階段~~~/ J' C& b* ^; ]4 O
# W! e0 |/ B, u. r
接著你可以加入M5後再來模擬,你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....' l2 t8 j+ c: q7 |# L. k

' X6 S% k, G1 F- e$ G/ O" s+ H這個模擬其實是一個real case會發生的狀況,因為在IC內部一般不給電情況下......
2 g( s% L2 E9 c3 i( g7 Q# i* q$ v& W+ `
每一個節點都是"unkown"的,那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~! z. x' Q) N7 t& {2 g. Z; U

" G- M6 R0 @' t' k9 [, H2 H=====================================================
7 `. _% a  R9 p- [9 g0 w
# Y% Y) [# r4 `0 |/ ?, A; i" }你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個
4 a  C" I: Z2 J* k+ r' v  t, E
2 I$ f# M1 V) O- q"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......0 Y0 f* n, n7 n
$ U; o9 x4 P4 }% }( X5 R( k. W  J
而這個應該就是你所謂的電流不一致的原因,你可以在list檔裡找到M5與M2的電流~~~~
' @8 w" _2 b, n+ E
7 \$ _9 A$ D! G' n' h然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~$ `9 s2 s* T2 |, p- a. |
7 M$ z, F7 i9 a7 n) X6 {/ j
PS:所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......3 }% i$ h( k! _; A# h! ^
$ S9 h4 r' y' Z9 }4 P3 p9 @) c) y
(ex,W/L=>0.5u/10u.....這樣的比例)
6#
 樓主| 發表於 2011-8-4 18:46:01 | 只看該作者
在我用了.ic設定初始電壓後- }- f, N, `8 t2 Q, y
接著跑.tran~~~神奇的事情來了
, x9 I5 l& P  S4 J
8 T0 h) S( C; N" e+ z7 `1 b在沒有M5介入下...還是會startup起來....下圖有真相
+ r. k; d& o  U4 `: E" l1 c2 r. n- |* a  k5 f: a# z
( d4 Y+ g8 |( i4 [" s
一開始power為VDD
' y6 F( E. ^" X$ g雖然M3的gate設為 VDD....M1的gate設為0v7 \0 p2 z4 ^* A! h9 M
隨著時間的流逝....
7 ?7 l/ K. q) f8 w* S  lM3's gate電壓看起來還是會慢慢的拉下來  [- o( L. Y8 X/ e
M1's gate電壓還是會慢慢的拉上去
8 F: h+ V" B6 ~/ I2 z& l# F, y9 s: x6 N- ~& U
在看Iout, Iref在一開始時就不為0....( V8 Z6 J$ f; \0 F0 `
應該是漏電流.....難道是漏電流導致電路startup起來?, `/ c% ?1 y8 U

1 O" J5 n$ t# g5 b8 JPS:我覺得一開始M3的gate電壓就設為VDD了; E- E1 P: @4 Z/ h+ K, [& Q
power沒道理一開始設為0V....這樣好像邏輯怪怪的2 i3 h6 B5 U3 l) w
所以就把power一開始也設為vdd了....這樣該沒錯吧

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7#
發表於 2011-8-5 10:47:24 | 只看該作者
M3的Gate為VDD跟外部電壓是一點關係都沒......
; K7 b- o) r1 d4 S+ C6 U$ n& m5 k& }  i% R+ P
說穿了.....它只是一個與電壓源相似的電壓.........
) a' c/ E! X' n/ q, M( d4 i. p8 P! Y/ _: q
那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~
0 i( d1 \, G# N) V* H& e, m( s+ v9 `* |: X' T3 M
另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~; q" `# X! J" ^8 |9 j+ n

( |" K7 D* ]; a  Y2 S: g最後補充一點....................在做start-up模擬~~~~~~
/ u0 M% x  E; a, h/ n
* f6 |' k8 \& T! T建議電壓源採用:vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~
7 G. U3 t. a7 ^0 ]: O" l. t( P& B. R( E- q- A
Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~9 c7 g  P: L! |! h" F4 r$ t5 _, v
: o& x, u9 f4 r# Q$ R7 P8 v' m4 r
不然你的漏電流在transistor level來看是不太能成立~~~~~
% D+ S' _5 u5 b( ^. A: w( O  Y, P8 |. |- b! a2 b- s- o
畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)
$ f) W: A8 t6 e- W, S
9 g& P6 M+ R% n+ V* z$ z- I: n頂多說你的電路在尚未動作時所產生的漏電流~~~~~
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