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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › INL與DNL怎麼模擬!?
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[問題求助] INL與DNL怎麼模擬!?

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1#
發表於 2011-7-3 00:10:05 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問一下各位大大，INL跟DNL怎麼模擬!?
! C, q6 L9 U3 N6 M9 s" g( K  ~+ H0 g1 g# ~0 g' F, w
看之前學長都是直接跑好幾控制字組在用Excel去換算，感覺很慢...6 n6 }1 J9 E3 E6 O3 u6 s+ K: z6 z  M
hspice可以直接打.meas去模擬呢!?% w0 O0 Y9 a: S& o: B
- L8 ^4 l" C* a* A0 [% `+ q. I
之前有聽學長說Spice Explorer可以直接顯示，不過學長沒有深入研究就走人了T_T
. }; s9 C7 u# T, {; c+ k: I請求大大們可以無私教一下小弟~~~感恩!!
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sjhor
2#
發表於 2011-7-8 16:20:52 | 只看該作者
請去看measure的HSPICE的menu.
# Y  X! l, M2 p% M: {它可以測量之外，也可以寫成數學的運算式，這一部份需要依你的實際狀況來寫。
6 M( M0 I, Q# |; _所以建議你多看Manu，如此你才可以成為 HSPICE的高手。
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rice019
3#
發表於 2011-7-18 10:26:55 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了
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4#
 樓主| 發表於 2011-8-17 21:24:31 | 只看該作者
spice explore ADC Toolbox就可以幫忙分析了5 P8 w1 G, Z* i) f9 ^# ?
rice019 發表於 2011-7-18 10:26 AM

+ v0 a  _* e: y2 D
3 I, a1 p6 T6 x. X
  W4 U- B% h6 |' J( uSpice explore 不是很熟，我比較常用Cscope，6 F8 A' [+ A0 y9 W6 J
Spice explore 還在研究中...( c" ?; ]1 G+ ?& d: }$ p9 Z
據說它還可以直接看眼圖等等....，可以省略用hspice寫meas的分析!!
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finster
5#
發表於 2011-8-18 02:39:21 | 只看該作者
我以前的作法是依照公式寫成.measure的方式來計算# m4 z6 |+ P8 ~& F& g
hspice中的.measure很好用,建議你多多使用,在很多時候會很方便
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6#
 樓主| 發表於 2011-9-3 17:37:02 | 只看該作者
想在請問一下各位大大，INL跟DNL怎樣的range才較優
7 x* D2 b0 Z! d5 [( W會因操作頻段的不同，規範有所區別嘛!?
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finster
7#
發表於 2011-9-5 06:48:38 | 只看該作者
如果你跑出來的INL和DNL在SPEC內會因為頻段的不同而有不同的結果
: Q: ]5 l+ {* U; _+ `那表示你設計的ADC或者DAC的頻寬不足,故而才會導致在不同的頻段上會有不同的結果
# h( f' H# d6 u% |. f6 j) z2 [- R建議你確認一下
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8#
 樓主| 發表於 2011-9-5 14:29:30 | 只看該作者
我的電路做的INL&DNL是(100fs/100fs)，但是我的hspice跑的tran step=1ps，我跑完的波形模擬，所量測出來的INL&DNL非常的差...
# g6 B7 X3 o# ?( U3 x7 ~是否我該將tran step的精細度調整為100fs，
8 K" g3 t' k  J& l, B% p) X我有試圖跑過100fs，所寫的meas在.mt沒辦法顯示...
, G: c2 `, n5 ^( q. D/ C! [* i$ {/ |1 N
另外一提，我之前所問的不同頻段下的INL&DNL的優劣意思是，在操作頻率500MHz，INL在正負多少內才算理想!!
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finster
9#
發表於 2011-9-9 00:28:31 | 只看該作者
若是操作在500MHz,那是非常高速的電路3 Y  c" q7 ?6 [8 ?! W) z5 f
因為不知道你是採用那種電路架構,採用什麼製程和工作電壓以及幾bit的電路/ y: n! I  u- V' x4 z2 P" K* {
實在很難理解INL & DNL非常差的原因
$ j) a( d# `  h9 i2 M因為不同架構,幾個bit電路和操作頻率,以及製程都因影響到輸出的結果
: C+ u0 {  E( [% b光從你的描述,實在很難解答
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10#
 樓主| 發表於 2011-9-13 15:50:20 | 只看該作者
我運用的是傳統的反相器鏈(Inverter Chain)架構的DLL，1 A$ [# O8 H! I& N" s
採用tsmc 0.18製程 電路設計是8*8bit，/ P. C6 S1 B2 g% T; [! n

3 @  g* H7 N# M* T9 }! Y, u. {2 [; B, b所以照理說，在操作頻率500MHz下，Resolution=2ns/64=31.25ps
, L6 U1 }! x% X0 J% M' n, e故我在做tran分析時，tran step掃1p是否不足，
3 s+ p: Q; K0 R* h: y應該掃0.01p，電路準確才合乎分析...2 X, u+ B3 ]  r& H. C
+ U# o) w0 a. [: ?. a- ~" t
我在猜測，我的INL之所以不理想(不等分，在做64等分切割時，只有第1與第64最不均分，INL>1.5~2)，, z4 z! w% m" n" u  d; X  n
是否在我spice電路分析的設定就已經有誤!
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qy79
11#
發表於 2011-9-23 09:44:50 | 只看該作者
学到了很多!!!!!!!!!!!!!!!!!!
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finster
12#
發表於 2011-10-3 06:57:50 | 只看該作者
你的INL和DNL與我認知的有所不同8 s! ~7 A& t7 ~5 k" E. G/ {
故而才會產生錯誤的認知% }1 S" G( D+ n! W6 q7 c5 ], j+ y
我一直以為你遇到的問題是ADC or DAC上的INL & DNL問題
; C4 }$ G7 N. ?7 t$ j但若是DLL,我倒是第一次聽到有INL & DNL問題,這就己經是超出我個人能力
' Q$ ^" C/ m3 KPLL & DLL我還算熟,但我還是第一次聽到有這種問題
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fireball
13#
發表於 2011-10-7 17:37:41 | 只看該作者
你模擬的時候有用.option accurate嗎, 你的精密度要求已經很高, 所以加了這一行模擬起來會比較接近你要的答案
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bulcas
14#
發表於 2012-3-20 21:40:55 | 只看該作者
這篇文章讓我受用良多！！！
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15#
發表於 2012-5-30 22:00:02 | 只看該作者
回復 10# a7893657 & s, D, b/ s  z! d; N, S7 g' d
4 x  d4 i' L2 v- D2 [% ?4 j
老師說，我們的掃描頻率定為resolution的兩倍就已足夠，一般都是10倍.
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16#
發表於 2012-7-17 18:25:32 | 只看該作者
感謝分享 讓我進步 對ADC的量測來說
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