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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請問layout後的電流
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[問題求助] 請問layout後的電流

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1#
發表於 2011-5-6 16:35:27 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
您好
0 @. X' W3 b* l6 M* e
; O/ O' b# b; J4 y1 m我設計完一顆opa(cascode_opa)' D, c, [+ j8 F0 P" _
pre_sim時，輸入端上方的主電流是40uA
. G+ S2 F' C- o- w! y7 m: E6 h差動端電流各20uA
% ]  Y3 j+ Y. K& o: \/ S/ M/ q- K6 |% G$ F3 n1 K9 ?
但是pro_sim後的主電流卻變只剩10uA
+ _# \! G% E' x; }差動端只有2.5uA
4 Z& u& u& z- O
! g/ {* p9 d# q2 b4 l請問這是layout上的問題嗎?* h: c( l% a: `' h& g7 t
po一張部份圖請教各位!9 Y: G+ e# Z. n# t  S: K+ U

: w  A8 |: E, F8 L: a8 V1 \8 k/ C$ `下面是差動開關# c8 U2 I8 w8 I5 Y& v/ E* `' ?
上面中間是主動流源

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2#
發表於 2011-5-6 18:37:53 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。
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3#
發表於 2011-5-7 00:06:34 | 只看該作者
不知道你有沒有電路圖跟他的size
( h. T( `  w9 j! }; n+ K9 J' B, l: I, q! s9 S  S& F
有的話可以貼起來，小弟實力還不夠，  k7 ~5 t: y3 t# l3 A+ @9 T2 t$ P* R

/ ^! t. q1 s4 |- {2 c2 y需要電路圖跟他的size才可以做一些比對，謝謝。
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4#
 樓主| 發表於 2011-5-9 16:08:40 | 只看該作者
那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...; r/ ^) y+ f/ `1 a9 O0 D
ONLYFLYSKY 發表於 2011-5-6 06:37 PM

( `7 X  T7 K* J. y3 }
9 s( x, z7 a7 ^. e  Z2 n. e  u
& }7 k+ `% a; t6 }0 \2 d) a
  O3 G0 A- ^, W$ w7 y/ `9 |$ ?5 L. n: M3 _
5 v8 `3 A( w# y( I+ P
您好
+ n4 E1 t& I/ R, M+ L3 p! g
' U3 U& I% @$ |一開始沒有注意到我用到poly連
# ?% \4 n% d" Y
, f4 c' W" F5 u, T- y! i但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!8 P+ Z6 s/ C8 f9 s
結果是一樣的~
: C( w# H  `  u/ t/ Z1 N% q6 i! f6 e% _9 d+ P5 V
可以給個建議嗎?(應該不至於會差到這麼大)' c( T7 s! i6 |
0 t; U, P, |- A+ D, B/ n0 q
而這種layout排法我是參考一本交大電資，所教導的佈局方法!
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5#
發表於 2011-5-9 17:13:18 | 只看該作者
你好小弟不是RD,我認為LAYOUT影響的不大) S- s+ j* R8 a5 h- W8 d8 A% }' s+ {
不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH3 P$ T- H4 C& H, P5 c" N" V- H
但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處
; L# i+ Q+ @, ]! V" R
; H& G8 \( c9 l) y以上是小弟的淺見,若沒幫助還請見諒
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6#
發表於 2011-5-9 17:18:53 | 只看該作者
抱歉剛英文打錯是driving 不是drivering& x' H# Z( E" t1 W

3 J! Z( Q" Y) ?' O' q  W, YRD給我的觀念
9 T% a% F: z7 p* e+ \3 ]# S* c* k/ a. f
->GATE不吃電
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7#
 樓主| 發表於 2011-5-9 19:23:34 | 只看該作者
抱歉剛英文打錯是driving 不是drivering
5 E+ A) n: K( H" k5 s: g
! ^1 m0 e# \: s0 I0 j7 W' ?RD給我的觀念
* b) t! x) L( w
8 F* q% S. L9 X5 c7 S( d# p->GATE不吃電
+ m2 ~+ |, n- N5 w  N6 dh2off0202 發表於 2011-5-9 05:18 PM
8 v' K2 K* u4 N

, C' s4 x+ i, l/ q: I6 I: D
8 U5 J; M, {: _7 |0 {您好
3 t; Q! F+ g: n9 E. h5 y  F& W  D4 J. d( l& O
所謂的不吃電是指不吃電流是吧?0 D+ j/ Q/ Q. _2 t  a
這個我清楚
& I& c- W  j$ |; ~& R( N# E" j$ T
# S* v4 X; M1 y: U, O  S  w, r9 Q所以說再prosim時vdd就要加大來試嚕?* N; M2 q& K- B* g
我試看看!" q# O; T5 ~! Q' ?- n; [5 {8 Q
0 F& p$ J! n9 }0 Z
目前正改架構
4 Y3 u! D) j  E3 ?4 Y( b' M. O+ J1 p) b. s
謝謝您
: T4 r. Q6 e0 g4 [/ ^5 ], E0 C+ J若有更新的想法也麻煩您
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8#
發表於 2011-5-10 11:59:23 | 只看該作者
不Match  容易受製成變異影響
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9#
 樓主| 發表於 2011-5-14 12:17:12 | 只看該作者
回復 8# shkao0201
8 I- D# T: d- N- q" e+ M" @
0 ], N# q8 [" C4 k+ U: i# L% c! |# q. D  }$ B2 p3 |' A

9 i- r2 Z' J- j" N8 z5 ?$ K& S. x9 \8 v- V0 w" U
    可是我現在的問題是layout後的電流變好小!
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10#
發表於 2011-5-14 20:45:11 | 只看該作者
Power 是否給足夠?Routing Metal Width 足夠嗎
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11#
發表於 2011-5-30 20:56:37 | 只看該作者
回復 4# bernie820 " c. D9 T6 u: f; A/ a5 a8 o4 Q

6 W( W0 H4 S7 ?5 K
% e" [- B+ d9 r! E    嗯，說真的，; r. m$ n. _5 S' z# ]' i
該要圍的地方沒圍，\3 K1 q' |4 i8 A2 g
重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，) |. {8 Z& K( ]
電源供應量是否足夠，
6 b4 t6 D9 @8 b0 V1 F, i: K% P* h3 A  M' J; d" L* p
拿到的參考資料是多久之前的資料，0 x- ^9 {) J( K1 X+ f' o
參考資料是否符合目前您所用的製程，8 h! p1 D* b; q0 v) F5 a

& k; u& v1 r% r4 ^對於目前使用的製程，所選用的材質參數是否有考慮進來。
6 e- G) w; s/ h$ w* {$ Y# _6 Y2 L$ w2 V
請再付上您的電路圖。
! P% j& P6 ^& s. r& J+ Q# j. T+ s# i' Y0 @3 Z
以上觀點，參考看看。
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12#
發表於 2011-6-1 20:21:28 | 只看該作者
回復 6# h2off0202
: s. M$ `- S: A4 K/ F4 a$ \% G) K( J  s: R
6 h  A+ f6 ]6 |8 Q% d' d, E
    您的講法有誤點，
$ N/ P3 L3 w" k) h
9 v. o$ B% L7 @3 W( {; r2 |- zPOLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。! O7 U; L  P% J- X8 s. Q! P. W" E

! U4 B2 g. z& Q  C! k% ?POLY電阻是會吃電的。
  U2 T' ]( k* Z/ \& M6 ]: q
9 ]8 K" T/ v, L- g# c1 {6 e, Y不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。
# J. G4 k) D; k& ^& j8 ]* R! I4 n4 a( d* y! ?3 p. j; U6 X5 P
吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。
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13#
發表於 2011-11-24 19:11:36 | 只看該作者
我也覺得power 太小 能不能鋪上一片VDD去跑post-sim
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930709
14#
發表於 2012-5-12 21:45:06 | 只看該作者
你的製成是什麼的阿?很不一樣ㄟ!!
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930709
15#
發表於 2012-5-13 20:48:48 | 只看該作者
謝謝大家的分享!!小弟會虛心受教!!
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16#
發表於 2012-5-21 10:14:22 | 只看該作者
你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半
) L+ J! g2 p4 g) Z% n- q0 l; H+ p6 V& X0 Z8 E. H. l
下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半
( x2 K, U+ s7 h9 @0 [+ y+ P) x- J
2 H2 a, u! h! P7 E7 t( j試試看~~
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