OP的MOS問題

scott5577

, R' V" E5 q5 y( H各位前輩好
       我是剛接觸IC的新手,我現在要做一個簡單的的OP,電路圖如圖3,圖3是電路圖M5的部份,那是之前畢業的學姐做的,我想請問一下,為何他的Layout是像圖2,
% p, {3 b+ Q2 v, u! Z$ |% g他不是就是個PMOS嗎?為什麼它的Layout會變成這樣?是有什麼考量嗎?麻煩各位大大幫我解惑...感恩萬分!!!

motofatfat

那個layout 看起來像是 M1 和 M2
是電流鏡, 要做  對稱ㄉ ( match )
$ Y7 M& T1 |. `, j/ Z1 m! h' h加上 body 接在 M5 的 D
所以才單獨做吧

sky987

把他圍起來這叫做guard ring 用來避免雜訊干擾
# E! \! j' ~& T' i  \  n
3 _8 C& z/ o6 ?. G4 Z3 w類比電路的部分要特別小心雜訊問題

tejench

感謝大大的分享
5 S. \% B/ l, V4 w+ P知識因分享而壯大~~~嘻~~~

stevenxit

m5是那顆op的tail current, mos的畫法應該只是一般的multi-finger,
外面包guard ring應該是不希望電流源受到干擾

ONLYFLYSKY

說真的，這並是電流鏡的一部份吧，但跟差動沒有關係，"感覺是把電晶體當一個等效電阻"，看了許多電子學課本及電路來的經驗<PS高職課本也有寫，林均電子學也有寫、史密司電子學也有寫>。至於圍RING是看當時的LAYOUT的考量。都說是電路圖的M5了，怎麼會跟差動對有關係咧。要有關係的話，應該是電流平均分散給差動對的關係吧。

spring30467

就一般圍了RING的MOS 防止雜訊干擾囉

eva_chen

一般類比電路較注意雜訊問題，
因此加guard ring是常見的做法～

MTK1019

M5 M6 M10 M11 如果源端电位相同的话  他们是电流镜 因为他们的Vgs 是一样的

930709

好複雜!!可以教我嗎?好複雜阿!!!

liu.leon

M5和M8畫在一起,
6 ^# l/ w- P2 I" V$ z% S共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,
就是這麼簡單

Hugo_Chiang

沒有什麼特殊之處，就單純用Ring圍起來而已
# R4 {) }& T' S# O8 v, s7 C通常擺法會是
M5、M8(PMOS)
M3、M4、M7(NMOS)
M1、M2(PMOS)

2 P/ S" d* C$ C8 W5 i+ T因為M1、M2的Well電位跟M5、M8不同，擺在附近的話會因為DRC的關係浪費不少空間
7 H$ H. e$ v* t0 Z$ A不過實際情況都要看所有電路而定

bowbow99

回復 10# 930709
0 X* i, w; `' ~+ ?( |8 q$ c
7 R0 b) _) x4 x% e9 O% l3 a
' U2 r# @, g+ N5 Y5 M   
3 {1 |/ i# U5 n% Z  w
M1 M2 像這樣畫嗎?