verilog 寫有限狀態機的問題

michael6172

各位大大
6 h" H# T( h, ^' b
我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
# u) H, }! X1 {/ v
最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，

. J" y: Q' H$ c; E' k但是，pose-route simulation 的結果就會有錯誤。
, n" o/ d5 Y* k6 z4 W. ~' e
4 L' P( Q; T4 s不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
  E9 }* Y; i" D7 P3 d3 Y+ v
0 x+ E8 i2 n- x麻煩各位大大分享一下
* b# B* H6 d0 V( E2 \3 A: h6 g
謝謝

russell

哈囉! 我發訊息給你囉!
+ h- W: O- g* H5 h6 y) k
需要更多的info. 來幫您解決喔!

russell0916@gmail.com

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"
! Y" X3 q# k2 I9 M/ G! q  y
幫助描述你的case status...
/ g" O3 C& U7 d4 `3 W( z
5 R! x* }! \) a7 r1 [6 e4 Z有一篇文章在討論這個:

% b: G$ }- O7 ~; e/ O$ Ukunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172

2 e( L7 @- o. q) Y會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
) f1 l- ]' p  w4 j( ]
另外model FSM時，個人習慣分成3個always block:

' i7 Z4 W4 V, a% Y2 g   1. sequential logic part for state assign
   2. combinational logic part for state transition
   3. combinational logic part for control signals

這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
. D  j" Z0 p4 I2 c* P, j
0 {& ^1 u6 u' s! K* k總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
7 s3 S5 x( p8 l3 M$ P, z' c; C不然這樣的描述太籠統了