ROM vs. CASE

呆頭鴨

我有個小疑問~
當有256筆資料我寫成rom
- {9 L3 }* e8 D1 h1 l8 B: Minput [7:0]address;
output[7:0]:data_out;
reg [7:0]data[7:0];
reg [7:0]data_out;
always@*
begin
data[0]=XXXXXXX;
% q0 B6 x9 e6 h& w- f1 J% X+ [data[1]=XXXXXXX;
............
data_out=data[address];
end
跟 寫成CASE
input [7:0]address;
output[7:0]data_out;
reg [7:0]data,data_out;
always@*
* [' I; X, w: e+ m. w, d. v' xbegin
3 i1 E( L" k9 fcase (address)
8'd0: data_out=XXXXXXX;
8'd1: data_out=XXXXXXX;
..........
# ~4 _  Q- i1 rendcase
end
" f' e! O% |' @( G
這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
* @8 s; r6 a  Y; K在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
* e, z4 Q% h& U0 {/ b! y# m這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
' e7 T/ o! M" x在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
7 r# b* {/ {- `# u7 r1 ]8 v第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
* s& `+ A8 e5 ] 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
    input  clk;
    input  [5:0] addr;
/ C7 z5 O# w8 [    output [19:0] do;

0 T* ]  t, k4 ]* Q3 L% }$ Q    reg [19:0] rom [63:0];
6 I3 {1 W4 |& n7 `6 @    reg [19:0] do;

    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
         ....................
        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
    end
: f/ q; V8 v) w7 O
    always @(posedge clk)
    begin
$ U* P) n8 v- w. `2 |2 I. g           do <= rom[addr];
    end
. Q- F2 q( n* ^6 {, s" V   
endmodule
! T% o2 u% Y; a1 M
第二種寫法可改寫成
module ROM(clk, en, addr, data);

; H. G9 U* Q2 F; |    input      clk;                           
. P/ |$ j8 c8 N4 p5 W: \# x- J    input      en;                           
    input      [4:0] addr;                    
9 b. \: ?; s/ i" `7 p  @- d    output reg [3:0] data;               
: F6 \$ u2 C) {' l: |9 r8 _: ]
2 S. S2 F, I$ Q& J* N    always @(posedge clk) begin         
        if (en)                              
            case(addr)                           
                5'b00000: data <= 4'b0010;
; `* w6 F* r1 @8 x2 x+ [                5'b00001: data <= 4'b0010;
5 R9 O$ i: C6 O0 i/ w( m2 U                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
7 O% i6 l' O0 v7 X9 S# ~, E9 d                ...............................
% Y# y( T4 y2 D% Q8 O* g7 z  r& H               ...............................
  d- s! x8 Z6 l* o. `2 l                5'b11011: data <= 4'b0010;
: }  o8 x2 i# Z! b" M( P- ?                5'b11100: data <= 4'b0100;
                5'b11101: data <= 4'b1010;
                5'b11110: data <= 4'b1100;
1 i6 p! ~( V, U5 y8 X' Y3 y/ c                5'b11111: data <= 4'b0000;
- T; y- p0 l1 s' n            endcase                              
    end                                 

- T4 I: @8 [: T% pendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....