PLL的CP問題

faith2001

想請教一下 關於charge pump的size設計

9 {9 j! @# t: j! [. b此圖由台大的paper看到

問題1
用pmos和 nmos來做up和dn的電晶體
以及在靠近輸出點多加的電晶體 為使輸出阻抗較高所以才加的 然後提高輸出阻抗嗎 ?

問題2
- r' ]6 g6 f8 p2 DMfbp下面的電晶體 以及Mfbn上面那顆的size 根據某些論文指出 ratio相差有4倍之多
9 Q! x/ N% Y* q, Q, r# hMfbp下面那顆ratio是3.1左右 Mfbn上面那顆ratio是0.9, 這樣的設計不知原因為何@@
而且以電流鏡架構來說 Mfbp的電流 應是下面那顆的一半 ?? 看到這樣的size 讓我好奇起來

麻煩大家幫忙了, 感激不盡~
: J( e! v' \/ b; \
[ 本帖最後由 faith2001 於 2009-10-6 08:12 PM 編輯 ]

hoodlum

第一個問題,在輸出端的串聯電晶體,是可以增加輸出阻抗
而我覺得更重要的應該是可以使up down的switch不直接
與輸出端相接,可避免switch的一些切換時的side effect
, H' @4 c$ R0 X( u: [! x  V比方說clock feedthrough,charge injection對輸出端
/ e* p' Z  [/ B  c9 S8 `, G造成的影響,而產生jitter
' F" I( G) X/ g; `8 m+ Z
* D1 E% a- J' G+ Y* f8 z" n第二個問題,我覺得這應跟N P MOS的mobility有關,為使up
, n4 h* O. L; T8 E" X) T  q和down的電流match所以要有這種ratio比兩倍應是一般的條件
8 |/ N0 H. t7 J8 l  h但真正的比例應依照使用製程的兩種元件的mobility來設定
. d% ^9 n, g  A' W
以上是小弟的看法,如有不足或錯的地方,希望高手能給予補充

semico_ljj

第一个问题，还有一个作用是电流镜更匹配！

rice019

第一個問題是因為current mirro所以必須用這兩顆mos
0 |- j9 |1 x) Y! I- h$ d) _4 d不過你說的也不是完全不正確
  P/ @3 D  Z) ^, F4 @& z因為sat區域的ro比較大 呈現出來的特性的確較抗noise
switch放在current mirro上下方為了為抗switching時所產生noise
為了對稱隔壁那條也擺了switch

第二個問題必須要看前面current mirro流出來的電流
因為電流並不是由這兩顆mos所決定
size比例不相同很可能的原因是為了ro的匹配
讓vo輸出端最後往上看的ro跟往下看的ro相同

faith2001

回復 4# rice019

faith2001

非常感謝各位的回答
+ U5 w  W; z  {+ ~) K% r$ k那我大概懂了 ^^
' H& a0 z, T4 H2 d2 U4 D8 d$ ]) K難怪我看一些電路 大多都會那樣做

faith2001

看過一些charge pump的電路之後
發現現在大多的作法就是使用電流鏡的架構
或者是使用電壓透過通道調變去控制電流大小
又或者是拉回授去控制通道 使上下電流更加匹配
: b4 O4 S0 D8 h/ }4 d. n感覺已經做到一種極限啦? 作法都脫離不了這幾樣
再更多看到的 頂多是加顆單增益OPA
又或者是boots的作法去改善電流匹配問題
是不是沒有什麼在做下去的空間呢???
1 ~2 z1 ?7 @' r* x5 L8 ~8 ~
( h, Z( J# p! c6 d不知道是不是我看的東西還不夠多
' \5 `7 e8 ~& X; P. t, D  d/ M& A0 @總覺得關於這塊 大家都在做改善電流匹配問題
或者是像劉深淵教授的方式
" e' k. ?9 C6 [5 I1 a/ ]/ C( N利用數位校驗方式去更精準控制電流 使其匹配程度更高
大概是我越看越迷惑了...
希望對這塊有點興趣的人 我們可以來討論看看 : ) 謝謝。

雷迪斯

感覺還是很難有點不懂
看來還要多看看點書
不過也學到了一些東西

semico_ljj

采用运放去钳制两者匹配会更好一些

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~