請問 VHDL case state 如何宣告成output pot

DavidCha

如題.....
  }5 T) }$ \" M3 g2 u先前都是使用verilog再寫code
最近拿到前人的code是使用VHDL
& B. g1 `) f% T2 ?0 J$ x, ?0 D遇到一個問題我不知道如何將case 的state 宣告成 output port
; R+ q, x3 K& c想請各位大大 幫忙解惑一下
謝謝
. b) n+ B. D5 t' R. K; {7 q
: `  ^- p7 F5 ]5 ]1 N( ecode 如下
" _1 j. P5 a% X1 [
2 ^/ M. N1 k9 q% G+ _ type state_s is (s0,s1,s2,s3 );  
; Q4 X' ]2 X2 }$ {7 C8 e  signal state : state_s ;
   case    state is                   
           when s0 =>
9 P2 @/ B0 p4 }# e  r5 |             if (***)     then
               state <= s1;
1 ~& z: b# w5 v+ W5 ^8 q                       when s1 =>
" ]2 D1 j0 Q" R- ~$ Q: h& c/ _, P3 T                                 .
                                 .
$ I  X7 c6 {) G" i' P                                 .
                                 .

addn

您好

, L: {! v1 K/ `# b2 [  有一個方法,你的state狀態有四個,
- o" S: V3 M( p) S$ l用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
- a5 |: a/ s% u' Z! q& ~+ M4 ~: u來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
8 F9 X' T' X( W5 D9 a  signal state : state_s ;
. {5 f; Z" q. U( n4 U0 y3 O. U
然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);

不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
表甚麼狀態
4 R+ Q) L  d9 R! U
請問你的state為甚需要輸出?