設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › sample hold的電路佈局
返回列表 發新帖
查看: 5911|回復: 0
打印 上一主題 下一主題

[問題求助] sample hold的電路佈局

[複製鏈接]
跳轉到指定樓層
1#
發表於 2009-7-24 13:55:51 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
5Chipcoin
最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，$ M3 G/ i# ?; [9 o
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，. o# M* g$ }1 y- W3 }9 b
因此想請問是否我在佈局上擺放位置不好，. i+ e" Z5 j& ]; ?
或是若要降低r的影響該怎樣修改，& c6 `, w0 h, ?- ^: A4 [5 x
能提供點意見。
: Z3 r# r  O# T, x+ Q& r" b' n% W" `! O( G% S0 p% ]
電路圖+ }, h) D4 B% Z0 f- u, {4 K! N
% R$ u& B2 Y, t6 e8 r
8 Y2 I8 ~: i4 ]- ^2 D4 W/ b8 z
佈局示意圖, L0 y1 r; y% T6 \- r# ?
/ I- {9 J0 \7 L

附件: 您需要 登錄 才可以下載或查看，沒有帳號？申請會員
分享到:  QQ好友和群QQ好友和群 QQ空間QQ空間 騰訊微博騰訊微博 騰訊朋友騰訊朋友
收藏收藏 分享分享 頂頂 踩踩 分享分享
回復

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-9-26 04:20 AM , Processed in 0.157009 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表