請問D flip-flop與TSPC間差異性

e2000 · 發表於 2009-7-8 20:31:17

爬文發現暫存器方面比較少資訊
目前在高頻電路像VCO，PLL方面的暫存器好像都是使用TSPC，那一般邏輯閘組成的D型正反器與TSPC之間的差異性在哪裡呢?

小朱仔 · 發表於 2009-7-9 10:32:25

簡單來說就是速度
一般PLL或VCO所產生的震盪頻率動則M或GHz
一般邏輯是無法轉換那麼快速故採用TSPC架構電路設計

e2000 · 發表於 2009-7-9 14:06:58

那如果這樣子的話大家都採用TSPC應該更好，除了邏輯閘組成的正反器有兩個相位這個優點，速度以及電路速度都是TSPC佔優勢的樣子。

gyamwoo · 發表於 2009-7-13 03:57:51

除了速度之外，POWER也要考慮進去。因為速度高，POWER也會大。再說TSPC是動態邏輯，POWER會大很多吧

juses0812 · 發表於 2009-7-16 14:20:50

速度是最主要的考量! charge 可以快速累積導通! 其他type 好像沒這麼快!

e2000 · 發表於 2009-7-16 14:41:20

所以使用邏輯閘的D flip flop到底好處在於哪裡呢?我怎麼越來越糊塗了.....

afor · 發表於 2009-7-18 14:05:06

在低頻時用TSPC 當DFF 會有問題
記得在MHz以下就沒在用TSPC。

semiartist · 發表於 2009-7-19 13:58:59

除了功耗外，面積也是一個考量吧？

系統字數限制好煩人。。。。。。。。。。。。

rossbug · 發表於 2009-10-29 16:19:08

TSPC的電路速度快(只有三層)，但是需要漂亮的時脈，否則會錯，還有MOS的大小有時也得注意，有時TSPC會用在PLL的除二電路
D-Flip flop 較robust但是慢(delay 大)

[ 本帖最後由 rossbug 於 2009-10-29 04:25 PM 編輯 ]

雷迪斯 · 發表於 2009-11-14 20:43:50

又學到了一些東西
最近在做PFD也在想這方面的問題

jameson2 · 發表於 2012-2-1 15:36:54

沒錯，低頻時，TSPC的DFF銜接就會出問題囉

jameson2 · 發表於 2012-2-1 15:38:04

沒錯，低頻時，TSPC的DFF銜接就會出問題囉
功耗問題是可以改善的，可從放電路徑著手

jameson2 · 發表於 2012-2-1 15:38:27

沒錯，低頻時，TSPC的DFF銜接就會出問題囉
功耗問題是可以改善的，可從放電路徑著手

i100179398 · 發表於 2013-4-10 15:02:06

是不是比logic gate 組成的靜態power還要小但動態power 要來的大 (大很多?)
Power_dynamic = a * C *(V^2) * f
靜態power小是因為 mos 比較少顆而工作電流較少 ?

james5168qoo · 發表於 2013-4-21 23:05:20

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