請問一下FPGA要怎麼實現高倍的倍頻電路嗎???

tmwcndjjmj

不好意思~~想要請教一下各位前輩們~~
我所使用的FPGA晶片是altera的Cyclone系列~~~
% b7 P: n/ ^- D# g我現在遇到了一個問題，就是我電路板的input clock是48Mhz，但是我想要讓FPGA可以輸出二個clock分別是32.2Mhz跟48.3Mhz~~
我查過了Cyclone系列的PLL分頻跟倍頻ranges只有1到32而已，明顯不能達到我的要求(輸出没辨法為48.3Mhz)~~
所以我想要找看看有沒有什麼方法可以設計出一個高倍的倍頻電路~~不知道各位前輩們有沒有人有經驗??

topplaza

第一個PLL 做一個100 MHz的頻率出來
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

tmwcndjjmj

原帖由 topplaza 於 2009-6-2 03:12 PM 發表
第一個PLL 做一個100 MHz的頻率出來
第二個PLL的輸入就用 100 MHz 再去做你要的頻率就可以了

. A- g7 i5 e2 I. Z1 l' h
1 Q$ h, P9 s' c5 F. Z! Z- g我試過這樣去做
但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
而我電路的外部輸入頻率只有一個48MHz而已
: V# |( [6 X- l' C' A3 ~" Q所以沒辨法這樣做
) [, X3 C4 a8 G
, ?* r' X, H* @: U# p而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
只能做1到32的除頻跟倍頻
所以照您的說法下去做也行不通
1 T' @3 W- d3 |6 r- k
不知道還有沒有那位前輩有其他的方法?? (跪求Q.Q)

darylz

这方案怎么定下来的？
很难想象哪里有这样的应用，输入48M输出48.3M
4 T, _) l$ p" C, W要锁频吗

tmwcndjjmj

其實原本是要求要做遞增的
輸出頻率由48MHz開始增加
一次增加0.3MHz直到63MHz為止
但是我現在連48.3MHz都做不出來
( g9 S$ @0 s8 T1 H5 z9 J7 T# b所以才會上來問問看有沒有人有什麼建意
8 J# \0 y9 I; e5 G! I' W% [
[ 本帖最後由 tmwcndjjmj 於 2009-6-3 01:12 PM 編輯 ]

topplaza

原帖由 tmwcndjjmj 於 2009-6-2 03:37 PM 發表

  L6 s. d9 m3 _0 @' G& w8 X! g
我試過這樣去做
- q% q) }! X/ Y* ]5 X1 s但是Cyclone系列的PLL輸入頻率只能使用外部輸入頻率
, @6 }2 o: h0 T" U: ~而我電路的外部輸入頻率只有一個48MHz而已
7 t9 z2 W$ ^9 ?6 T所以沒辨法這樣做

而且還有一點就是Cyclone系列的PLL本身的除頻跟倍頻都有限制
" F' V4 B% v2 W只能做1到32 ...

可是我試一下 Cyclone的PLL是可以做到啊!
2 E1 e5 N$ d# q, x0 PPLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
$ C) c! X+ g) n你是在合成時產生錯誤訊息的嗎?

tmwcndjjmj

原帖由 topplaza 於 2009-6-3 05:16 PM 發表


$ w, d5 e  i4 [9 L7 d; _& m  x可是我試一下 Cyclone的PLL是可以做到啊!
PLL的輸入port有專用的pin腳,在內部二個PLL相連是沒問題的
! J3 T- \" M( l$ R# _% i4 Q你是在合成時產生錯誤訊息的嗎?

& f( t8 T+ K/ A1 [' H# e
/ m* I6 B0 b9 R* Y6 r( \& {我也試過你的做法,是可以設定一個輸出48.33333MHz
但是我compile到Fitter(Place & Route)的時候就會出現ERROR
: O; A3 z% Q& }1 [所以我才會上來問問

tmwcndjjmj

問題決解了
謝謝各位的幫忙
" @+ v2 R, h5 T( Z2 s最好還是使用counter來計數
7 t2 m# B7 }7 D7 X: U8 @不使用改變頻率來控制了
然雖同步方面算了很久才達成
" \  x  @9 B6 n/ Y. ]8 b不過總算是完成了

thjan65

回復 8# tmwcndjjmj


土法煉鋼    ? 辛苦但直接.