Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
1 X& X$ u7 J! ]' W此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
, L" h; Z8 D& Q: p法是對的嗎？
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？
0 Y( ]9 C9 |# C3 e6 n% |
此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
謝謝
. K3 x' j4 D6 N- `# |6 Z
[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
2 P' q7 I/ ?+ m再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
/ t9 n2 i/ w; ?( w& E最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
其他的部份確實有問題，我會修改。

) Y5 {( H7 P0 R: E+ @1 ~3 e不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
0 y3 L/ b6 s& @& u謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
  h4 c( Q, k# B! A/ |
/ {2 g& X7 X6 O6 E此外我將此OPA接成反向大器，圖二，其中:
8 ?" u9 F* U) w6 zrf : 10K
rs : 10k
! X! ~/ U7 {6 S/ A/ D$ q' ]$ Wvin : sin(1.65v 1.65 50k)
$ v" c" R* m2 a. lvp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
5 l' S- g9 ?+ b8 F. {2 C- sPS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
* D' B! C5 d6 \" H9 _  新電路如圖四
% s8 O( i5 D% }, h  _謝謝

+ h  G6 O& q4 w+ X) \[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
4 [+ \, }, q( Q. `: V- [' J1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
3 g; a7 ]6 }+ Q- k2 j9 w
不知道你的CMRR是怎麼取出來的
" `4 a& u  W% O% c$ v可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~
3 b. w% O' p5 [2 c9 M
, K4 M9 u7 G0 \( A. k7 d" k你的偏壓電流不足以提供電阻的電流
0 ^8 ?" R' h3 x) h* C! E1.65v/10k=165uA>>10uA
6 L9 t) Z. V$ g$ E# Z" Z  J只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

不知道你的CMRR是怎麼取出來的
$ z% w" \( [- c2 }7 }可以將BIAS的電 ...

+ ]2 Z6 Z( k( P, ^' y終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
" p  O) `2 \$ O' g- e.param vdd_p=3.3
' g9 y: o% |% X1 hvdd avdd 0 vdd_p
( b2 g  R* ]6 |" Y2 g% Vvss avss  0 0
5 n$ x# [# k+ _* C5 W' @2 M; z9 {! uVM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *
4 k( _+ V: n- F& C2 H6 ]3 s
* q0 w$ t; T. o# {. p8 Wx1 OUT VM VP OPA
7 |# W+ B1 H$ S9 X; w2 u! Y! t# a
" R0 l8 a4 c- a  n/ f* Sweep & Analysis                                                      *
.op
+ O# Y$ B( A7 u+ D4 @' r.ac dec 100 10 1000meg
' L0 M- h) P% @.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao
+ L* n% w" y: |. D+ {
8 {7 m2 D  G0 A1 O1 E9 R! E) v首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
4 |2 O/ n5 C9 N3 l/ j' C所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的