Fold cascode OPA設計問題

jerryyao

各位好：
# \. e- ]- x6 A4 Z0 L  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
2 A, E' I  _% \2 K8 b7 T電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
; j0 e  w# i3 w! a應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？
) ^8 t7 Q) @. B1 h' L2 A4 P
2 O; `! @+ U6 C# b/ p此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
# ^6 I% \8 q8 l- o(對應例子：OPA的P0,p2對應bias的p0,p3)
& {2 m7 q; Z, B- r! ^  b' @還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
; {% F3 \+ O+ o9 T謝謝

  X9 r5 E  |) {" P6 Q* T: |9 w( v[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
2 W8 e3 J+ T& `2 T最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
8 |7 `% K, ~) {! U3 Q最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
/ r' s, I1 M; o: Q7 i謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
其他的部份確實有問題，我會修改。
( A% m' {7 B/ ?1 ~# T# B8 e
& f: i' m6 o8 k& O$ l不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
* C+ o" m% g$ b. K) _' ]/ r我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
0 M: @1 W% T  I2 Q$ a- v+ }. y& [baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
- a2 ^; C; p3 |1 w. `謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
. O, h+ x3 I4 g$ E3 {
& {/ X: d: ~9 G( p# u0 c# p& M此外我將此OPA接成反向大器，圖二，其中:
9 C8 \/ o% W0 M( {4 mrf : 10K
0 s1 p+ n. L5 y! z% ]rs : 10k
vin : sin(1.65v 1.65 50k)
vp : 1.65
模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
' _- V1 g9 E5 [& ~謝謝

[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~
; g2 `) W, z9 K4 J0 s" J6 a
你的偏壓電流不足以提供電阻的電流
9 u+ |9 `8 ]" [0 P3 G1 ^1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
" g/ ?! w3 U7 R
3 C! L- Q9 @4 w不知道你的CMRR是怎麼取出來的
( b. J! N, n9 k+ }3 b/ J可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
反向放大的Vin與Vout相位也不對~~~~
/ B. D, i! x) E# k+ p: x& A6 i
你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

不知道你的CMRR是怎麼取出來的
可以將BIAS的電 ...

3 B. {8 D) M4 U! c$ c終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
( I/ {* ~. w! P3 avdd avdd 0 vdd_p
+ r; a4 M& ?1 y& S& c3 l" S1 @$ Yvss avss  0 0
* P+ x# g* A! `) w& }VM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *

' P$ B. D0 ~5 r# U5 N! Lx1 OUT VM VP OPA
( R; f; p6 X+ x
% r9 _! y5 m+ O' h4 @* Sweep & Analysis                                                      *
, k- c# m2 R# h.op
.ac dec 100 10 1000meg
.probe ac cmrr=vdb(OUT)
相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao
- ]/ f/ ~) I2 j, @' `
; M7 O& X" _% `* |$ z首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的