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[問題求助] 如何預估 spice netlist 的 area ?

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1#
發表於 2008-1-16 14:17:49 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
假設我有一個 spice netlist, 6 Y8 I  y) Y& Q5 M- l' B2 X6 ]
請問有沒有可以預估這個 netlist 大致在 layout 完後area 大小的相關軟體. 或方法
7 M% y7 P) o& ]謝謝大家
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2#
發表於 2008-1-16 14:33:14 | 只看該作者
看是數位的  還是  類比的!!' u* H7 N( E, `- T2 r$ F+ R) J
通常數位的比較好估,因為每一個 cell 都有 chip size,所以 total chip size 與你所使用的 cell 有關,所以可以估算。
! s# h% J6 M8 [( N8 `% x類比部分  通常是概算吧!! 先 layout 一些 cell,然後就可以粗估了,拉線可能再乘以1~2倍吧!
$ X2 J) v4 L' @/ S2 N- q最後再加上 ESD/ sealring 等相關的應用之面積。這些都是一個概念值!!
3#
發表於 2008-1-16 19:51:29 | 只看該作者
跑線的area若不算的話是可以寫program來預估
( S& V. ~2 s6 |7 t, K) y以一個10/0.5的device為例,
4 F2 d; @3 T. B5 {: i/ t, ox = 10 (Width) + 1 (假使active to active spceing為1的話)=112 B/ O8 j! d. a3 h) t: s& b
Y= 0.5(length) + 0.25(假使ploy to contact minimum rule=0.25的話)*2(有2邊) + 1(contact size)*2( 有2邊) + 1 (假使active to active spceing為1的話) =4
/ g5 x- }, ]) T1 t8 w: `可得此MOS size為X*Y = 44 um^25 n) F# [: {* S7 D' t
total area即為所有MOS的總和

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sjhor + 3 不錯的想法唷!!

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4#
發表於 2008-1-18 01:54:02 | 只看該作者
這算法看起來是直覺的方法,
# q7 a9 }# J7 n與實際佈局面積仍有差距,
2 w! A0 [2 r' S5 _2 R* q0 C! c, x畢竟layout會用到很多技巧,
$ q& V! ], N. d6 Q, M: ]. E如何降低估算面積與實際面積之間的誤差,* c+ |7 Y6 n, k5 _( k4 e# R1 \1 L% {
這應該是很多layout工程師的經驗吧!
8 s2 V- L! w8 n# }; Z2 p8 x& ?( B可惜教科書上也沒有講到很詳細的估算法則
5#
發表於 2008-10-18 14:14:16 | 只看該作者

大概是這樣

看這本書吧他有講簡單的如何估計
8 _8 f3 ~8 Y/ e/ hNeil H.E. Weste and David Harris, CMOS VLSI Design: a Circuits and Systems Perspective, 3rd ed., Addison Wesley, 2005
3 I, N7 Y1 O- Z他大概有獎到一點
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