類比電路特性

uurtu666

請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
3 u. D( n/ T( i/ i" y一個via的阻值約多少?power line的寬度要如何取決?
還有另一個問題,就是p type的電阻需要圍n gardring麻?

vjc5

有一本畫layout的經典書
The art of layout 記得是這樣錯了請指教
至於類比layout不僅僅只是layout的責任
designer必須說清楚power line寬度. 這關係到電流的密度

daidai

via的阻值, please see foundry's SPICE document or PCM spec. document.
7 ]- |+ K& S1 a; w" Lpower line的寬度depends on current density, IR drop, noise immunity, etc...
6 Z: h6 x* |7 gp type的電阻, diffusion type has better to have N-guardring, poly type has not.

ynru12

VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）
' A; E# x( J; T, E& j- J/ e* E$ T4 h像line的寬度，你要問RD，這些是由他們來考慮的!!!
* T! y) o5 O8 F8 c/ C2 l所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問

uurtu666

嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流

yhchang

contact 能打多少就打多少
9 l; P- ?3 J( E在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個
6 k  ?% o/ ^* b8 W) X  g3 h9 a2 Acontact,有可能會造成太大的電流會一直灌那幾個contact,  造成electron migration, 也就是 contact會整個燒斷. )

, Y/ E5 [" Z  q5 t7 z  W  j因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
7 \" V1 W7 V/ x0 e% a如果是 M0(Poly) contact ,  除了 電流密度的考量  還可以降低 well與substrate的電阻
防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶
) o6 O; @1 d) d我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?
& n- o7 a" `  i
2 S, ~7 z5 }7 D: z7 `至於 M1/M2  power line的寬度   M1/M2 每um寬可以忍受的電流  同樣每個FAB廠的規定也不一樣
大概是  每um寬 可以忍受  0.5mA到1mA不等的數字  
每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定
6 Z5 w% p$ e, w% `Layout 工程師負責畫,  寬度給太窄同樣會有 Electron migration的問題.
2 q) G$ N& `; ]
( p: V. {% k; Q7 S6 q; ?* _+ a[ 本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯 ]

111qqq

agree with  #1 & #6
$ x  c  I/ r- }$ ]
. u/ b, E6 A6 aThere're many people have wrong concept.
+ p; N9 u5 q& `why don't  you see the designrule???
they describe in detail.
% l/ j: I' m3 M5 y9 }6 Ano need to ask RD

qpau

Layout的時候design rule文件是很重要的,
很多需要參考並且遵守的資訊都在裡面喔!

yoyo20701

喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝

kyyyyyykimo

我看到上面大大的回答真的很好耶！
6 w; I/ ?! x6 _不過因為Latch up會因為Contact的多寡讓它不會發生的情形
- T- m4 v$ k5 O; w6 c6 k2 }但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針
我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure
因為Latch up越好，同樣的ESD的效能就會影響到。

8 B1 u  R7 B; e4 @; y這是上課的資料，如果有錯誤麻煩各位多多指教！
謝謝。

kkk000777

*latch-up 現像，是形成 pnpn or npnp 造成的吧
所謂的contact 應該是substrate contact
. S6 R; u/ ?% f' Y6 y% y. M 那是降低body 的電阻，使得電晶體不容易開啟
其實只要合乎rule，基本上已經足夠了，除非是大電流的driver
2 @9 I% _6 o* K6 Q5 R% g0 S 那就需要拉開距離，加上gard ring 才保險一點
$ u( o7 `- u! C& y+ H; \
*p type 電阻......
1 @* l/ X* N/ B9 A! u) A% D, c p+ or p- ???
6 u7 |; B6 \/ u2 I' p 應該不是p+吧，呵~~~~~
) X2 ]# X; P: H+ u8 R& N1 J  @( ` 假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的
well to well 的rule (不同電位的)應該較遠吧
" }4 d; f6 D7 t8 ^ 那是為了防止形成寄生的電晶體(pnp)
( N1 `/ S5 c+ U" X$ l6 F9 I* M 如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾

7 L$ i- @; V4 o* E; y/ [*esd .....
Latch up越好，同樣的ESD的效能就會影響到????
1 }5 G1 v& X. w3 s0 n2 A' H- [6 `4 W 不太了解這句話的意思
這邊指的ESD是針對 i/o pad 嗎??

uurtu666

大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?
8 N) b8 y  z9 F- O1 a9 L. K我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?

yhchang

在此說說我的看法
用Array 4*4 是為了 Layout上 對稱性的考量  避免光罩曝光時即使有偏移,不管是往上下或是左右Shift
# o# _4 x! c9 Y6 ]16個MOS的元件特性偏移基本上會一致.  (降低Device mismatch)
不用Poly去接  是因為 Poly 電阻都非常的大,  比Metal電阻大很多  你雖然Layout 16個MOS finger,  實質上那只代表一顆MOS  
, {* A% n' d4 u電路設計者並不想要 電阻參雜在其中  只想要一個Pure的MOS
# R% l. Q+ m- u/ q- ~% ?如果 MOS之間都還有串聯Poly電阻的話    這樣就不是原作者想要的一顆大Driver的MOS了.
8 d* Z, X/ w. s1 E4 S
此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation
# K- |) O! K6 n& H比如  你要Lay    W/L    320/10    就可以拆成  
: E$ `" l6 l9 A5 {16個     20/10       每顆MOS在製程上    有些 Width或Length做出來會  +1~5%   有些會  -1~5%   
( g! K: ^6 P# F9 n; `2 I3 X: `( ^(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
4 I$ v: @8 c% Z3 c7 T, h7 J16個MOS  每顆MOS  有些 W/L 變大   有些W/L 變小  加加減減的結果    製作出來的Hardware
8 }/ w3 L2 x8 t' X9 Z6 h& B8 K會比單純只 Layout 一個超大MOS  會來得更接近   W/L  320/10

[ 本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯 ]

小緯仔

contact能多打就多打
這樣子電流的效益會比較好

hsn99

可以請問一下PCM的全名是什麼嗎?...
- x; G# f2 ^  |  Q9 {( F感謝~~~~~~~~~~~~~~~~~~~

sze888

PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..

black88leon

加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好