如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!
0 \8 A/ p2 E( F% A
所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.

希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

, c6 q1 j5 i- w( f; z, z0 A+ L8 g" z謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊

* {' C3 h. v2 e1 p0 x若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
7 G; S: o8 Z, |- ]% W, O
不過之前上課老師說盡量能把METAL能簡短就短~
4 n* E3 y) ]2 D- U
# J8 _( E  F1 y7 I3 k因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
: s# w# \- P* x, J  r/ @1 l8 U再把寄生最嚴重的幾個點拿出來看
看看寄生效應最嚴重的點是在你電路的哪些地方?
6 u3 B9 z1 P9 h$ ]7 q4 N其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
# v4 C: U& l/ O9 s, s" e! b或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
  V) V; c  _. p0 A然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance
' Z7 {3 |$ ]0 Z; j# J
% r; y: a3 @, n9 A9 z[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.


: E" h7 P7 J* `) a" n6 S  y我有想要看LPE,不過我看不出來他的排序.

& o$ C3 b4 v& V- ]$ |& V+ X3 n" Y# c謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
$ C3 B% Q4 D" Q$ g2 c, M1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
! Q+ K/ ^. ]* r. s3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
/ O  `7 J8 b  c3 i( d5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
6.你沒說哪個 RC 不好   我只能猜 VREF
0 ]' V' e- d2 u  U, s9 m$ g7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
1 X, C% \! J! y/ T你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
) f% u1 _+ d) ?3 S0 ^' V若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
! i4 A$ q/ @. r. \) M. D' h跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
7 t8 p# [2 q& N請問大大有什麼可以建議我去修改的呢?

+ j: f2 O2 j: T0 ~* K2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?

: K# t3 Q* j8 m5 r3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.
2 ]  d5 U& t0 o) @1 T, }" L
3 A8 w5 A& O1 z4.電路圖不是正確的是指??這個電路圖沒有任何功能??
% v8 ]5 v$ B) d7 C. E! \* V
3 a! p8 O8 G( y$ ~7 S( R5.VREF是再電阻的第二根

6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
9 d+ n2 G( ]5 e/ D3 \. l; }! d  所以小弟我也不知道哪一部分的RC效應比較嚴重.
( k- c! E" ]8 y我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
/ a" r+ d0 h. e不過我不知道該怎麼去找那些是在佈局圖的哪裡.

7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
4 M! Q1 n0 B- S- H$ q+ @# K
3 }1 _, ~" G$ y/ `8 a/ f
$ p" b, w: K4 s  }9 y0 Y謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
7 b! _) q6 T: q* s" [應該會是以 Hierarchical 形式 呈現

以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
( `: S! ]* W1 g1 h& t0 Ic000012346           xsdctl.xyctl.rba0              vss                8.50ff
! F' r  _0 X' {  p) A& [, a$ s* o....

$ u+ n3 X8 B9 C1 ^' ]' ~這裡的節點AB可以是
可以是某個點對VSS的電容
, @* |3 A% s9 r9 ?也可以是兩個點之間的 Couple 電容

$ J' {: K3 K4 U( L% h不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
3 K# j) h( p) @( [
我印象中 Calibre 有三種抽取方式

1.  Lump
2. Distribute
3. point to point
/ A( x+ H3 z4 @% p: M3 |& J
$ y- O6 e% Q: s/ t1 e選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
所以會看不到該節點的 total 的寄生電容

- H5 }2 G) `7 _9 K6 ~2 B: i選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.

所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
3 j8 l5 v/ G$ s+ d: u- V* x各層的 square電阻 自己model就可以了.

選擇第一種抽取方式 得到LPE之後   在把電容值做排序
2 t4 W  a7 ~) R+ rsort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
0 \! E  z1 n7 C5 i  D, l: H$ d自然就會明白 那些節點在連接的時候,  Layout畫得不好.
7 n, c# n/ A5 G. |
+ e! }6 \, t* l9 E7 W+ a[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
9 z; S, a: t, N: k5 y% X因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
! I& s  j- ]; ^- U9 O* e$ O最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．