DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
. c9 E/ d& u" N1 [4 L# kDENSITY POLYI INSIDE OF EXTENT < 0.14
0 c$ c3 a0 w+ B3 T7 R& T$ npoly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808
& P: @6 p3 Q2 G' Y1 c
" ]. ~3 v- K4 |9 |6 x; S, X6 a2、M1.R.1 {@ Min M1 area coverage <30%
! E, q- r+ i( q' b2 T8 lDENSITY M1I INSIDE OF EXTENT < 0.3
M1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681

3、M２.R.1 {@ Min M1 area coverage <30%
. [! Y% O' m( K# ?  k/ ~DENSITY M２I INSIDE OF EXTENT < 0.3
M2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737

" G, J3 b/ N5 V8 @  P* j
最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
大家幫幫忙，一起替我解決一下唄
# l- t' \6 W* C6 M0 _: z) V% D4 K1 t謝謝啦！！！

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
# w9 g, @$ W/ N; f, X/ D像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
  u4 r) M  K3 P# y其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿

sw5722

像我們通常在小block時,這個問題會視為"假錯",
; B% s0 x9 N2 P5 E' u" }7 [; y2 H% ~等到上層整合時,再一次補齊.
高密度是可以增加良率的.

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

motofatfat

通常在小block時,這個問題會忽略,
. O$ @9 U, G3 g7 _* F' _等到最上層整合時,再一次補齊
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
讓光罩公司去補

u9513349

area coverage <14%
/ e+ Q+ X* W0 h& ]' [) R
6 E, B7 R5 r' z" @1 N2 Larea coverage <30%

: K0 Q3 v+ t+ G4 P在drc來講是正常的(那是當作業,非下線)
9 r' d! l/ J$ b  g! _9 u; e- b
如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ