SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
才可以得到最好的EMI或noise效果
+ o/ i/ T6 n+ n+ Z8 F; U: ?
目前已知的rule:
( g5 D" \. R0 F3 j7 q5 m( A5 z" E1. 走線等長
1 \& O5 o* ], N/ o5 z) g4 E   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
   - 等長的範圍為何? (100mil?)
2. Clock加粗
9 v' c* D& Z; w7 X) C   - 多粗? 是否不同頻率, 有不同的寬度規格?
4 I: c3 Q; B! j2 j2 O3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?

目前做了一片4 layer PCB
% E+ I9 b0 @# x9 r' F, USDRAM clock=148MHz
但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
請大家提供一下意見

謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
7 Y. C: ]" Z# o- f8 I3 ]這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
8 i% |3 t# n1 p5 W3 Q7 d* aThis will be the critical design , please take care about it

華雲

另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
/ ?- n4 F# E; v- L尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
3.所有TRACE的總長不可以超過2500mil。
* x! P2 B. B' c* x. O
以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
4 j; z+ s' n8 r建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
/ n2 f6 p4 [9 H8 q) W. L7 i這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

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