設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?

prinor

這是一個project,其中有一個spec是 the input referred offset of each comparator must be below 0.5LSB
( V% \7 x3 }7 i5 |: H) i4 o (i.e., 3-sigma<0.5LSB)
. m( E+ @/ U& Z已知: sigma(delta(I)/I) , sigma( delta(beta)) sigma(delta(Vth)) 三道計算式
0 Q& w! j# F/ V  K       I= bias current of devices, beta=uCox(W/L)
     還有 3sigma(delta(R)/R), 3sigma(delta(C)/C) 的計算式也都已知
這些sigma的式子的未知數都只剩下W和L

我要做的是fully differential comparator (兩級 differential pre-amp, 兩級 latch)
請問要怎麼利用這個spec算出一些可用的參數呢? (例如: 一些latch和Pre-amp 的mos size) .
# F( U! V+ }4 o3 T 謝謝大家

monkeybad

看不懂sigma(delta())
+ {( m6 y' z' z- s& ^- c  q2 g這是代表標準差嗎?
0 ~3 O% x4 Y! d8 k8 U3 s4 Koffset是元件之間不對稱造成的 仔細的推導input等效電壓可能要花點時間 這跟你的comparator架構有關
我沒做過這個comparator 有個想法可以參考看看
假如這些變動的值都知道 譬如MOS beta的差異最大值為三個標準差之類的
* _* r. Z2 N) a2 W- ]% w6 ^& F可以用Hspice模擬看看 譬如故意將兩邊MOS設成不匹配 然後看看輸入電壓差異多少會彌補回來
當然這是靠電腦跑模擬 能自己推導公式是最好了 這樣就靠計算就可以知道
以這個規格來說 要到5bit應該不難啦 size應該不用太大 但是速度要夠快就是了
4 A/ T5 B5 I1 s$ m5 i  J. m
5 I. U+ Z# M+ I! w+ W[ 本帖最後由 monkeybad 於 2007-10-14 12:35 AM 編輯 ]

rd66529

請問有~comparator layout floor嗎~~3q