設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?

prinor

這是一個project,其中有一個spec是 the input referred offset of each comparator must be below 0.5LSB
& s4 V) ~4 v, q9 ]+ q5 m (i.e., 3-sigma<0.5LSB)
* c/ ^! ]2 n' Z已知: sigma(delta(I)/I) , sigma( delta(beta)) sigma(delta(Vth)) 三道計算式
5 C7 f3 i" T$ h7 Y0 w. ?7 O       I= bias current of devices, beta=uCox(W/L)
     還有 3sigma(delta(R)/R), 3sigma(delta(C)/C) 的計算式也都已知
$ K0 q" X" k' \- `這些sigma的式子的未知數都只剩下W和L

我要做的是fully differential comparator (兩級 differential pre-amp, 兩級 latch)
! q5 F" b% E+ g- @請問要怎麼利用這個spec算出一些可用的參數呢? (例如: 一些latch和Pre-amp 的mos size) .
謝謝大家

monkeybad

看不懂sigma(delta())
6 n( |* F; \7 u- @) B這是代表標準差嗎?
offset是元件之間不對稱造成的 仔細的推導input等效電壓可能要花點時間 這跟你的comparator架構有關
$ T7 e6 V! o( G4 O# {我沒做過這個comparator 有個想法可以參考看看
假如這些變動的值都知道 譬如MOS beta的差異最大值為三個標準差之類的
, s5 E' p/ S! k% J1 d& ~9 E可以用Hspice模擬看看 譬如故意將兩邊MOS設成不匹配 然後看看輸入電壓差異多少會彌補回來
當然這是靠電腦跑模擬 能自己推導公式是最好了 這樣就靠計算就可以知道
3 t; |7 d+ v" d! |7 b以這個規格來說 要到5bit應該不難啦 size應該不用太大 但是速度要夠快就是了
. D9 f( m+ Z" k6 y2 Y+ q2 t& ]
[ 本帖最後由 monkeybad 於 2007-10-14 12:35 AM 編輯 ]

rd66529

請問有~comparator layout floor嗎~~3q