設計一用於5bit, 1GS/s Flash ADC的 comparator, 如何model其input referred offset?

prinor

這是一個project,其中有一個spec是 the input referred offset of each comparator must be below 0.5LSB
* c! R8 q$ Z% m5 `1 g3 V- D: m7 d (i.e., 3-sigma<0.5LSB)
+ y1 Z; d$ }! O: B* Z已知: sigma(delta(I)/I) , sigma( delta(beta)) sigma(delta(Vth)) 三道計算式
# x; I* X' u; d% n       I= bias current of devices, beta=uCox(W/L)
: [. F) h# g) N. C* \: ^6 m, m+ j8 t     還有 3sigma(delta(R)/R), 3sigma(delta(C)/C) 的計算式也都已知
這些sigma的式子的未知數都只剩下W和L
& b* z! w* Z6 n8 h3 q) e: J
我要做的是fully differential comparator (兩級 differential pre-amp, 兩級 latch)
請問要怎麼利用這個spec算出一些可用的參數呢? (例如: 一些latch和Pre-amp 的mos size) .
. w! C' f& U$ {) h5 Q 謝謝大家

monkeybad

看不懂sigma(delta())
! `; Y# d# G6 N, K5 Y  B5 z( `這是代表標準差嗎?
" `8 f- s& e0 s1 Aoffset是元件之間不對稱造成的 仔細的推導input等效電壓可能要花點時間 這跟你的comparator架構有關
4 G+ u5 z' s- K我沒做過這個comparator 有個想法可以參考看看
假如這些變動的值都知道 譬如MOS beta的差異最大值為三個標準差之類的
可以用Hspice模擬看看 譬如故意將兩邊MOS設成不匹配 然後看看輸入電壓差異多少會彌補回來
當然這是靠電腦跑模擬 能自己推導公式是最好了 這樣就靠計算就可以知道
% v# ]7 Q8 T9 j. v- K% \( K以這個規格來說 要到5bit應該不難啦 size應該不用太大 但是速度要夠快就是了
/ I" `0 A7 V2 Z
[ 本帖最後由 monkeybad 於 2007-10-14 12:35 AM 編輯 ]

rd66529

請問有~comparator layout floor嗎~~3q