請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
請問最小面積是指整個layout的面積嗎??
7 F3 l& s8 U% S, ?% G9 ~, @* E6 m8 j還是線跟線之間的距離??
還是兩者都有??
想成為layout佈局工程師的小弟

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
6 f6 C- U- F! O7 \) b9 t                                                               -------------|         |--------------|
                                                               |            |         |              |
                                                      |            |         |              |
6 j, G- a' m5 h  u                                                      |     S      |    G    |      D       |
                                                      |            |         |              |
                                                      |            |         |              |
7 @% `( v/ p: w1 N4 v3 @6 p                                                      -------------|         |--------------|
6 s7 H% I1 D  B+ y; E3 k3 t; ?                                                                   |---------|

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
所以 MOS本身對地的電容 一開始就產生了
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
+ e4 M. M: {' m" e總連結的次數要越少越好  這樣子寄生RC就會降下來