【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
7 I& ?0 }1 O: D) H+ x3 |2 z6 |要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
( C% W1 C" }- N下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：
8 h) g: y9 _: y
8 b3 x0 w- M, @4 {
# n0 Z) k% X/ O* P; }6 @1 L4 x6 \# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
) H+ U4 c/ ^. D" n* c1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
' S8 n: X9 K0 u/ E9 `; N4 i9 k1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
: o  `; L2 c' e4 r' ?% c4 E1   M3R1 Minimum density of MET3 area [%] =30
2 q( [! ^' T' O' T1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
) H' p7 @% ~+ t" H, |13 Total errors found

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
# j1 P+ m& K/ M) i8 M: R) s我把兩種error分開來解釋好了.
) x. x: D5 K2 f) y: u- `以下先講DRC的error.
  b" P/ L" `/ r) T# R2 w( h& y! p
9 P5 S) Q' G4 d) K" B# @# W====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
0 U" Q; v/ I2 o
& V# k% K) l5 U& Z若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
+ t7 I' P6 x; r2 g1 ~只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

1   M1R1 Minimum density of MET1 area [%] =30
% v+ o  b# W& ]& T; I- c3 r5 X- d1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
4 K) v* i7 d: i* P& s- @1   M4R1 Minimum density of MET4 area [%] =30
; r) q/ P9 N8 l4 e- _7 h- g
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
- _1 S# X$ D: U為確保製程良率, foundry通常會制定這樣的rule,
/ n$ u. Y* ^  I7 n" W) g+ A- E不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
) y2 Q) W0 t# r' B) F  @6 f以及要用來補metal density的dummy cell的size及其所需間隔的space,
( R& M( M% H, r6 O則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
; |" L" E- @  C
1   POC1 Minimum POLY1 to DIFF spacing = 0.2

上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
7 o  |8 E# ]& R: U用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
: _* p9 `7 ~/ y" O6 x4 s4 h或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
( g! u# ?4 e/ @: i而此點與上述的metal density無關, 是一定要修改的DRC Error.
& Y' [) [" ~8 d' C) q- E
====================LVS Error=====================
9 `! u' t3 B$ v再來是LVS的Error:
# n- w" _" ?/ T; ?/ l
& k5 E1 {7 w9 O8 F8 i9 z4 W4   Label/Pin is on a net with a different name
6 V* A+ H( a5 F4 F! c, N
- s9 A: V" A1 ^這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
) E% H; p$ ~  p$ V& q  |或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
& Z3 Q, R* |: q8 `8 c那麼這一條error應該就能夠解決了.

- y2 |. a, Y3 S2 [+ E1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
: C8 w8 D# ?4 l
" j  @! U% b  E5 [( X) A這兩條的話呢, 如果沒有意外的話,
9 a( Z7 I9 c2 ?3 k* Y其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
/ Z0 \$ [  C; u6 M照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
# f  S9 ?/ H4 Q  A
0 k/ a0 L; ^) y$ K* n+ Y最後補充一點點東西...
( O$ i5 d# o7 q0 W5 t) Q9 s8 @看您發問時候的問題排版, ERC那條排在最上面,
& S! f4 i: J5 Q! k所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
8 W$ y8 N) g1 r! d2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
; B' Y" R- C' B3 f- \3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

& {% A% K: Q: Z9 i- g" ^% \# A一點點經驗, 希望有幫上您的忙!!

Oo海闊天空oO

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1   M1R1 Minimum density of MET1 area [%] =30
( }9 D- h+ M: Q' ?6 i$ m1   M2R1 Minimum density of MET2 area [%] =30
( |7 K8 @5 ]/ J* T. y. N2 U/ K1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
1 _$ W0 X- L/ ~-------------------------------------------------------------------------------------------------------
% A: P' C' Q- G8 ?% ^" Z$ @, u這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
3 M% u$ @' V2 G' m但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
可以自行自做一個dummycell..
: X6 F- V6 S! @" Z  Y這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
" D. G9 t% v! [1 ]& W% ~. C! J利用這個cell...將使用密度捕齊即可...

+ l. v& E  {0 ?' F" o; {" {7 a4 V) Q# R
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
, w% ?- Q% V" A) U" e: G    在發生錯誤的地方...多補一點Body應該就可以了...
/ [) A) S+ ~. |" t# t' T; d" Q) @
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  l, j) a* U8 I4 i) L1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
+ `% h  S; W! p" E  r, H4   Label/Pin is on a net with a different name
6 ?) ?- E$ y0 S) J/ X5 w& N! T---------------------------------------------------------------------------
, @: r- q& P) Z/ {" f2 ^  p這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
+ P8 ^& {' [1 X2 C: X' D造成重複命名...
. p+ E/ Q. T1 p. [建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%
: N: ?- o! u7 l" \# S2 l
" {. R4 H$ F" x8 n; |  A" Y1   M2R1 Minimum density of MET2 area [%] =30
* s# {/ v$ I, Z5 m. ~2 ^( D- N
-->MET2佔總面積須超過30%

- l0 Z& u1 w7 n$ @% J) E* t1   M3R1 Minimum density of MET3 area [%] =30
( R; K0 c: ~9 H' q. a
-->MET3佔總面積須超過30%
) i/ A- f. y$ f; N- I8 L
# E: D5 o( z5 ~5 l0 E8 L8 r1   M4R1 Minimum density of MET4 area [%] =30

1 C& ]3 Z9 I0 o-->MET4佔總面積須超過30%
1 H: q+ B( [: F7 p
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
& B6 @& V6 g% m# x& K( T0 j
# d8 z( H, a$ X- z7 E--->Poly to Active的spacing須大於0.2um