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這裡應該是您把DRC和LVS的error放一起講了,
7 r5 D* V# n* n) g/ q" ?5 m2 ~我把兩種error分開來解釋好了.
1 g7 W# l1 F5 G/ J以下先講DRC的error.6 n7 C2 X6 l3 J" ^/ [
$ I Y% d8 c' p: j: Z( M2 t
====================DRC Error=====================! a' |3 j) R# m& A
2 ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
& }7 U* P! F8 O# e' A/ M+ S3 K, h4 M% B4 @
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,$ ]) t! N X6 g" o% _* S- @6 z5 C
此類錯誤在DRC驗證時就會出現了,) { q- W6 E+ G) `
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
$ k, K1 \+ q9 i9 s ^只是我自己把它歸在DRC Error而已.
1 F" U! S6 r* m2 u" X: V+ s& m* a上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了./ X' F5 A8 e4 |' a2 R
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.0 @3 B( o4 ^$ S& X% Q2 C/ j' X n! N, ~
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致., x i" N5 S$ N) ]+ L- M
o3 l; q* s% F5 N1 F" Q9 f7 [4 P6 z1 M1R1 Minimum density of MET1 area [%] =30
0 B" g/ l! d5 p B* e9 m( n- w1 M2R1 Minimum density of MET2 area [%] =30
. V1 g- ^- W4 I+ u& ]2 T1 M3R1 Minimum density of MET3 area [%] =309 a2 |9 i* n3 E5 ]6 {
1 M4R1 Minimum density of MET4 area [%] =30/ i+ @; V( A3 M) E+ I) d9 W
, d+ o/ k8 i& F% [
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.' x4 H: y3 ~" n/ y9 S
為確保製程良率, foundry通常會制定這樣的rule,
# [( h Y d, A# u) x4 n不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",% l* Y2 z# ~, B+ y) i5 t, _
以及要用來補metal density的dummy cell的size及其所需間隔的space,
; z6 u+ m. a5 V. P; `則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的, ' p1 V4 c! n: K }" Q& _
應該在蠻後面的地方, 您可以翻Design Rule看看.' I9 b* m7 k) n' u Y' H
! p _3 J2 o! Z* L' R$ Z. g
1 POC1 Minimum POLY1 to DIFF spacing = 0.2$ p- Q0 p% H4 |% c1 V
5 x' D$ u; _$ y. [/ w上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
/ Y. W, T6 r" v* R用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
/ J5 k+ j0 i8 C7 H# F4 r$ {個人猜想, 以及根據經驗的猜測呢...3 R/ q" ]# p9 [$ s% S
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
+ e; S( ] r/ m( G2 D- f; ]! r7 d或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,& R& J9 e( [: i3 R. f" `
而此點與上述的metal density無關, 是一定要修改的DRC Error.( g$ x: I+ @) c3 Z% _# ~
6 j' P1 F, p. n% q7 R$ ^
====================LVS Error=====================
6 e4 `- W. t/ B. |再來是LVS的Error: {% o1 L4 |, q! U5 J5 l6 b+ m
8 M+ v. p/ }2 Z
4 Label/Pin is on a net with a different name
( n, q* Y3 t' Y* N8 f V& @1 C: u; N% _
這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
/ _& r% K) h7 g0 j廣義的來說, 一條metal線(或應該說是一個節點), 9 d8 c( |. P& R, ^5 b
絕對只能有一個名字, 也就是它就應該只能打一個pin, # M) [7 m9 y1 R: Q/ A: i
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
2 q* d. x; p0 _7 q* y( k4 f. o或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
9 M7 i+ V0 A7 p/ N那麼這一條error應該就能夠解決了.
$ h0 G/ P9 K' y
. V, ]& w" v' V; c* i) i; ?1 Figure Causing Multiple Stamped Connections
9 C, ?5 ~6 U. ~! d N9 n1 Figure Having Multiple Stamped Connections
! V+ ~! Z/ z9 ^, s
f/ }/ g9 [5 w) }4 ?+ [$ p這兩條的話呢, 如果沒有意外的話,/ {( `5 m% s4 H& V4 P$ y4 W1 S
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...! f9 F [) [1 m4 ~/ i S5 i
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
2 n* N7 e; r. ]7 x$ d8 y( n& _照理說這兩條就不應該再出現了,! A; q, `. ~: [8 S4 _
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
( H1 s2 @7 q, J( p
2 ~6 ^( A5 M0 ^2 s最後補充一點點東西...
5 ~- H. G6 K2 ~4 H6 {4 q( f( {看您發問時候的問題排版, ERC那條排在最上面,# J: H$ J! N( g; i! b* y
所以我猜有這幾種情況:
* q; ^3 S5 [# I1 ` O) A1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
: l! }3 k; u2 _$ K0 {) B5 W4 q2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
0 { C( z5 a! I3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...4 O8 [. N6 i( B* q" ?
8 C |% s3 @& k: e
一點點經驗, 希望有幫上您的忙!! |
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狗仔卡
發表於 2007-9-6 22:25:20
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