關於PrimePower的問題

day766

想用PrimePower來測模擬耗電量，所以要先用Design Vision來Synthesis並產生VCD檔後，才能被PrimePower讀取，請問這是對的嗎？

另外，要在Design Vision產生VCD檔，必須在testbench的檔案中加上.dump的語句。我的問題是，

# x1 c: H6 t1 m2 E請問在Verilog跟VHDL這兩種語言的檔案上，分別要怎麼加這個.dump的描述呢？(不知道要寫些什麼)

tommywgt

"沒聲" 感謝你的標準答案
另外也感謝其他人的回覆跟補充

jason_lin

補充一下^^
是使用ISE自動產生VCD檔,不需用語法去產生.

jason_lin

Xilinx針對試算Power有提供自動產生VCD,不知是不是你們要的.
$ C* ?+ |! h: J7 i& u/ J4 w$ s9 n此方法不需寫code,只要寫test banch就好了.
" T5 {$ t. N. o' ~; `Xilinx試算Power方法是由模擬後產生VCD file,然後再參考VCD file由Xpower軟體幫你自動算出,要算出最準的Power,則要仔細寫test banch去模擬.
  P, M, r$ [" g產生VCD方法如下:
. G) @2 m5 C2 X- t/ J: m
............糟糕......我不會貼圖ㄝ.....
我把方法做成一個圖片,圖貼不上去,需要的人傳短消息給我,我再寄給你們囉^___^

masonchung

這裡有一段 VHDL TB 可以產生 dump file

use std.textio.all;
use work.string.all;
* J2 n& [' Z" }$ k! f7 narchitecture tb of test is
5 M5 ^* a, _; i) z4 i/ d   file io_file: TEXT open WRITE_MODE is “sim_res.dump”;
! |: E- R+ u  gbegin
     writing_sims: process
         variable buf: LINE; -- predefined access type in TEXTIO
     begin
         WRITE(buf, “Simulation results:”);
0 c  Y" N& L9 H; u         WRITELINE(io_file, buf);
7 e4 z8 [# u/ |5 a0 v7 l( F! y         loop
             wait on CLK;  -- loop execution on every clock edge
: z* r' K) A: w             WRITE(buf, “Current time = “);
             WRITE(buf, finish_clk);  -- current simulation time
1 n$ z0 ]# R2 R             WRITE(buf, “, clock = “);
             WRITE(buf, clk);
             WRITE(buf, “, in1 = “);
             WRITE(buf, in1);   -- integer type
             WRITE(buf, “, out1 = “);
" V7 E. `( K/ K: z             WRITE(buf, out1); -- bit_vector type
             WRITELINE(io_file, buf); -- write line to output file
        end loop;
    end process writing_sims;
end tb;

Cappuccino

若用VHDL的話，可以不用在testbench加dump敘述
4 w; m/ {; J+ M$ k9 B# Z以用modelsim跑模擬為例，可直接在modelsim的run file裡加以下敘述
好處是不需要更改原來的testbench
有點久沒用了，如果寫錯還請多多包涵

Ex.   run.do

vsim -t 1ps work.tb
5 z/ r5 {2 m7 O- H# |Dumpfile design.vcd   (或vcd file design.vcd)
# B5 m! z  U7 z* x6 wDumpvars 1, /tb
Dumpvars 2, /tb/design

masonchung

這是用來做gate-level的Power的模擬
4 s% A' y& _0 \' V& n所以要先用Design Vision來Synthesis並產生VCD檔後加上 gate-level netlist 才能被PrimePower 分析
  z6 N+ D8 a' G7 v
0 R8 s7 s# T" V1 l3 D( zVerilog dump VCD :

initial
  begin
    $dumpfile("dut.vcd");
    $dumpvars;
  end

tommywgt

"沒聲"在嗎?
有空的話幫回一下吧!