請問一下關於Xilinx logic gate的關係

小朱仔

想請問一下各位使用FPGA的先進
Xilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
! m/ h9 c/ z7 Z/ T  S& Z, W是System logic gate, CLB, Slices, Flip-Flop... etc..
9 e# p& l1 _5 g2 K$ J' K/ I不知道這些是否有關係式?
據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
8 l% }5 N6 |, F7 Y( X4 q請各位先進給與小弟指導一下,謝謝~~

russell

用LUTs來計算,比較能知道用掉多少資源!
如果是IC設計,有錢就買大一點的!驗證用的Virtex,
* A  k! u9 v4 r' k3 L- W如果可能要量產,可以考慮cost down的LatticeFPGA,
<彥陽科技>
russellhsu@pmaster.com.tw

小朱仔

感謝tommywgt版大的解釋
原來Virtex5是1 CLB = 2 Slices
3 K# J3 r; F( Q/ K; t  t難怪我怎麼算都不對
( I* Z2 M& J; N5 X$ b# ?終於懂一些些了,謝謝~~

6 u1 g3 q: o6 W4 c' H- A" ?; F

tommywgt

Virtex5
; O" s1 I& |) a; o2slices = 1CLB
0 `6 ^; h6 J3 {4 j& Y6 p% U* H: DLUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
9 Q" {- [; u/ S& s9 A0 o每個 Slice 皆有 4 個 6-input LUT
每個 LUT 皆有一個 Flip-Flop
( y, i3 i- _* O+ G7 |8 h最高可達550MHz
; \9 a; H; X! b0 m: H, I
& @8 D/ o" c( kVirtex4:
LUT 是 4 input, 每個 LUT 有 1 個 output
8 r- D) {! U1 ^8 j1 CLB = 4 Slices
每個 Slice 皆有 2 個 4-input LUT
% s; E: D& m- P1 F8 ^* u1 \最高可達 500MHz
0 ^6 y7 m- c! Z4 a. B5 m9 C
當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
8 e" K, Q/ d9 k9 g" y' E而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
3 [* ~) q/ K2 S9 J平均而言, lut6的好處多多囉~~~