請問一下關於Xilinx logic gate的關係

小朱仔

想請問一下各位使用FPGA的先進
1 B; N% P% V" a0 s# HXilinx產品系列的容量大小是要以那個為依據才是一般要購買自己所需Design的FPGA
1 H( {  f# d/ f' w* u是System logic gate, CLB, Slices, Flip-Flop... etc..
不知道這些是否有關係式?
5 X$ S& ]. r+ r  q* A據小弟所知在Virtex2及Virtex4 1CLB=4Slices,而Virtex5好像是1CLB=1Slices,
) j% v1 W& B7 [' S3 {5 ?請各位先進給與小弟指導一下,謝謝~~

russell

用LUTs來計算,比較能知道用掉多少資源!
如果是IC設計,有錢就買大一點的!驗證用的Virtex,
7 }4 k. c$ @! s5 b如果可能要量產,可以考慮cost down的LatticeFPGA,
$ i0 a1 O  o5 B* T* E: S<彥陽科技>
5 j$ F! A; \/ b9 arussellhsu@pmaster.com.tw

小朱仔

感謝tommywgt版大的解釋
- R+ g8 n# L9 Y' q# z  L$ j/ Y原來Virtex5是1 CLB = 2 Slices
1 [2 I: p3 M+ n  y難怪我怎麼算都不對
) |( p. ?) x& y) S& A; t終於懂一些些了,謝謝~~
, ^3 H  j0 t8 x+ m0 a" T0 k
- G+ w' \* R. P8 v

tommywgt

Virtex5
5 @1 s9 b# [; e  I, q3 R% E2slices = 1CLB
LUT(Loop-Up-Table) 是 6 input, 每個 LUT有2 個 output
# b- [$ a' m& ^0 S每個 Slice 皆有 4 個 6-input LUT
每個 LUT 皆有一個 Flip-Flop
+ x- D( h: ?: |' @! \) E最高可達550MHz

Virtex4:
' R! F6 i1 ^) N1 u6 pLUT 是 4 input, 每個 LUT 有 1 個 output
0 `, y( d" N2 [6 i/ m1 CLB = 4 Slices
每個 Slice 皆有 2 個 4-input LUT
, x" i/ b0 R* X+ M最高可達 500MHz

當要完成一個 8:1 MUX 時, 使用 LUT6 比使用 LUT4 來完成將會少用10 ~ 15 % 的 CLB
- r7 k) a/ [4 d0 M' {" R8 u$ c) w. }而且, LUT6 只需要 1級的 gluet logic, 而用 LUT4 則需要2級才能完成
平均而言, lut6的好處多多囉~~~