supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
) N0 H0 d/ L! {I/O device clamp ESD need to consider only tyigger voltage

2 Y1 n8 s2 x5 s& H6 R! D* f8 K請問這是為什麼?有誰願意解釋一下
感激不盡

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
9 ]; Q' [! R3 u) m0 e; CLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
看是哪一家製程
* J6 w( ^' f( Z! YRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
2 d# @/ Z) N" B) O' E9 R* Ofoundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
$ U% Y* Q9 V; `6 [6 T( o' g' d而更先進的製程進一步規定需小於1 Ohm.

" x( d: x+ i8 h7 Z
( n2 V9 g2 h( F# e/ ?6 \9 `3 O  f这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

cthsu1

看是哪一家製程
. F' I) J/ ~0 h! Z2 g( b7 T2 GRC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

ritafung

請問你們使用哪一種類型的I/O cell設計?
5 d5 c2 n! r" j
7 h* G6 a# V8 @( D/ N; Z$ ~- W1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
3) Purely GGNMOS

For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
5 l3 a4 T* e. h' F5 Q而更先進的製程進一步規定需小於1 Ohm.

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
9 ]; @) L# N, w# G/ X; @# m經過你的解釋總算比較清楚~~
感恩~~

8 K5 N7 q, f) p" I
如果fab没有相关的designrule,经验值是多少？

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
9 p$ }" X" X6 O' S3 C經過你的解釋總算比較清楚~~
( B, d. P6 |. w+ J- M6 R( B感恩~~

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
裡做這個 device??

曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
& u' g9 q* `- c4 _" f: T可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

# Q6 m9 j$ ~8 e9 V寫了一堆, 不知道是不是您要問的問題...

ywliaob

謝謝你的解答 總算瞭解囉∼∼
7 z& r( d' P3 L4 K  G; q再請教一下
7 U& r' I7 G4 M) b- y7 N假如已經有對VSS與VDD的ESD 保護電路
+ C3 o5 ^. H- v9 ^2 v9 x# f( e  M還要需power clamp電路嗎???

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage