那位大大會控制memory使用verilog

小昌昌同學

大家好：
  q$ [6 u4 r4 Z      我的code裡面有memory那麼我如何控制他呢？
誰可以大概寫給我之類的。D(DATA ), Q (output), WEN, OEN, CEN,這是腳位，這個是要寫在code ，
% t1 M% _4 y$ P$ F4 ?6 x那麼test code是要一直送data的。

norm

你要做的Memory是SDR SDRAM or DDR??
+ M) q" P; v. [2 l% O
依照SDRAM來看的話..你應該要先做FSM..

9 o0 g* ?" T$ W4 x( H再依照FSM的狀態去寫Verilog..

Cappuccino

從Synplify Pro reference manual節錄一些single-port RAM的verilog code，你可以參考看看
雖然不是控制memory，但瞭解memory行為有助於你控制memory
9 R  ]6 R( @% W9 v0 m1 }3 d
The following segment of Verilog code defines the behavior of a Xilinx
; ^& T& P3 h& v  W) fsingle-port block RAM.
8 N+ F% b0 r. m
module RAMB4_S4 (data_out, ADDR, data_in, EN, CLK, WE, RST);
output[3:0] data_out;
input [7:0] ADDR;
4 Y+ q' U" ~' {% G1 I# M+ finput [3:0] data_in;
input EN, CLK, WE, RST;
4 z) t$ U2 @2 H" E7 Jreg [3:0] mem [255:0] /*synthesis syn_ramstyle="block_ram"*/;
: S) }+ Q, ^: e5 E& @reg [3:0] data_out;
, j' v; x' e2 u  d. Ealways@(posedge CLK)
0 o: i  Z4 p2 L% a' l: }if(EN)
if(RST == 1)
9 i* T8 V# I0 g7 `data_out <= 0;
else
1 a) O6 f9 H$ n9 q4 I: wbegin
if(WE == 1)
data_out <= data_in;
, r  e3 f( P0 s; D8 M" U2 }else
: {. s4 ~5 ?6 |) m/ V5 idata_out <= mem[ADDR];
end
always @(posedge CLK)
4 r: s# u# [( c: x0 @. Z8 Xif (EN && WE) mem[ADDR] = data_in;
8 ~# k" s% [/ ^4 G& y/ Kendmodule

tommywgt

這個看起來並不是寫code的問題
前題是你要先看的懂RAM 的timming chart, 寫code只是一個實踐的動作, 而且你的問題並不清楚, 無法直接回答你, 不過你也可以上網去找一下別人寫好的coe看合不合你用