關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
* U! N7 J' ?0 O  n+ f8 _裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或有參考的資料可供參考,謝謝~~

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。

Abel_1909

受益匪淺。。。。。。。。

kerzon

回復 7# bowbow99
* J; E7 j% U3 {$ }( n. o% e
# g/ {2 M) A; o3 v2 X
    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

bowbow99

劃井字形～
poly的L劃0.3
" a. \' h9 `6 u) `- v; g* jlvs的結果L會變大～
顆數越多會越大w1000~L就大到0.33...多
這樣lvs怎麼驗證都不對！

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
' B& J, z5 J1 c1 K! L小弟近來有個專案是做DC to DC Convertor的Layout
  k% f' a3 n# i& \& Z" Y裡面主要有一顆PowerMos Size W/L=8000/0.3
, b# o! l& U2 m4 ~0 y' y據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或 ...

5 N* n. T+ o- s( ~$ p! I5 i7 |* G3 W

: Q5 ~& s2 Y) a& S- I; v3 y# E9 }3 @0 _
latch up較好解決在device layout周圍畫上double guard ring。
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
2 t, ~0 H2 {9 B( b另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
gardring 則可避免了,就這麼簡單,給大家參考.......

vlsi5575

powerMOS我有處理過
; D3 S4 z& E( W如果size還可以接受的話,最好就是用ESD rule畫,
( K! D1 P+ P  |0 Q9 S( T' q$ E# i這必須要跟designer討論,
如果可以這樣子實現的話,
那ESD跟latch up protect就一定沒問題
也就不用擔心了
不過如果限制於面積大小,
那也可以把source跟drain的距離拉小一點,
甚至如果有rpo的也可以拿掉,
因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
+ m% m8 I$ n" o8 E- ~方法都差不多那樣
4 {. D8 S0 w2 a4 H5 t' R' b
不過畫powerMOS除了MOS的架構以外,
; y7 T8 C' S: N最需要注意的就是要可以meet design端的current density,
) q% v6 C, \8 M. B0 s這也有關於整個powerMOS array的floor-plan.
因為你在問題裡沒提到,所以我另外提一下
. t* f" n6 A: E4 w" W8 d1 `! u7 E9 t
/ V5 X9 b8 _# ~4 _小弟的淺見啦~~
如果有不對的地方還請各位先賢指教!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
$ \3 w! v' y0 @4 P要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
2 I4 O9 |* X" B* s! x' b依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
! F/ I* P/ n1 h9 B/ s; G0 }5 J, ]" G上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
PNMOS距離拉遠加DOUBLE RING.

mt7344

Power MOS 這東西!!  只有靠經驗!!
要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
這是要 trade off 的!!  所以只有靠經驗!!
; @9 Y8 q* L* e; W. R有一個  比較好的方法就是!!
多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
這是一個  很好的學習經驗!!