如何讓 current mirror 做的比較準確?

mt7344

當 current mirror 呈現 1:200 的放大倍率時,
9 W0 Y2 S' l# X% E; z9 I) j1 P且有 8 個 channel 時, 如何讓每一個的 channel mismatch 做的最小?
& T( \7 s( w  P3 w5 A因為  process 變異的關係, 所以這一部分的誤差還相當大!
3 y3 r6 X1 @; i8 c該如何避免?
7 M  T  D) M& f4 S1 m又  經過大電流  會產生高溫  此時的 current mirror 的倍率也變化相當大?
/ X  Y3 w# E; E! y/ ]0 k0 F該如何克服?

bossen777

謝謝大大無私的分享，感恩

ecalfs

除了電路設計解決外,  Layout亦是關鑑

6 Z& `( `% A) X+ Y" o& M* j1. layout 單元化(Unit) 以此單元倍增減
  ]2 m8 i' x! {/ b: l+ m* S8 z1 I6 a2. 元件W/L盡可能最大化 W>5um, L>3um或更大
3. 多可善用匹配layout技巧, 如交叉, 對稱, Dummy...

nezkax

這個問題在 LED driver 會常常遇到

5 L4 X  R7 w! Y1 L( s首先是準確度的問題, 由於需求是 1:200, 最直觀的方法就是以 MOS size 去控制
然而由 MOS 飽和區電流公式 ID=KP/2*(W/L)*(VGS-VTH)^2*(1+lamda*VDS) 可知
3 y- L& i2 w+ Q( p- r, H主要誤差來自於 channel length modulation effect [(1+lamda*VDS)項]
# R' g* a. h1 i7 ?7 t* |: q鎖定 VDS 其中一個方法 就是使用 OPA 回授控制
另外, VGS 雖然不是誤差項, 但由於必須推動大負載, 所以ㄧ般會接一個 pre-drive 增加驅動力
並減短設定時間
) ^  w# U2 T" i: |7 K! f  ?
channel 跟 channel 之間的差異定義為 bit-to-bit error
; b, R" Z; ?6 v* r- r  }這方面的差異, 主要是由 layout 本身的 mismatch 產生, 較佳的layout對稱性可有效解決這個問題

2 y3 j0 C3 w6 ^, a: @7 P1 s8 A3 A3 A至於 powerMOS size 部分, 主要是由 output minimum voltage 決定,
+ V: Q2 n8 ]/ F" S此規格與最大電流値直接決定了 Rds(on) = Vo(min)/Io(max)
2 Q/ u9 b1 x. F$ O5 p) ?! s
溫度所引起的電流變化, 主要是改變了 VTH(T)
這方面可由 layout 解決, 將源頭 MOS 與 powerMOS 擺近一點, 讓彼此的溫度差異縮至最小
然而, 溫度方面較麻煩的難題在於 package 的選定,
, R6 ~2 w  [  m3 D7 b在正常操作下, 假設 Vout=1V, Iout=20mA, 在 8 個 channel 的情形下,
Ptotal = 1*20m*8 = 160mW = (Tj(max)-Ta)/theta(j-a)
9 z& W7 a" M, s. ~選用的 theta(j-a) 必須確保在
" n! B/ _6 }8 ?9 {9 i/ _typical 規格 Ta, ex. Ta=25 degree. 及設計之最大接面溫度 Tj(max), ex. Tj(max)=125 degree
! _% k' X" S4 }+ z* {  ?選擇 theta(j-a) < (Tj(max)-Ta)/Ptotal

li202

先把八個channel做相互做match
再用一顆OP取其中一個channel電壓做鎖定

提供一點個人意見

mt7344

1. 有想過一級級的轉!! 不過每轉一次!  就會有一次的誤差!! 如此的變動率會不會太高唷!!
6 G, P1 J/ j2 m0 l% q& p# a0 A+ U6 Y2. 有考慮 trimming method!! 不過! 不太可能 trimming 8 channel! 只 trimming 最源頭!!
3. 有看過類似的架構!! OP 的 offset 是不是要非常的小? 否則真的不知道影響程度為何唷!!
4. Cost/Performance ratio 真的很討厭!!  又要小!  又要準!  真的好困難唷!!!!

yuchi

1.可以先做1:10(或1:4,2:8)的 8channel match 這樣面積較小match效果好點
   各channel再做1:20(1:50,2:100)
2.如果不考慮area,效果最好的是用calibration的方式,這須要用到電容及switch而電容大小會決定
6 h. W& I$ D* h2 z: T5 [" A1 T   calibration cycle
% z! s! q7 l4 u6 z3.每一顆mos DC 點都要一樣 那可能就要出動OP來鎖電壓啦!
" M) Y& }# l4 u0 m4.元件的L,W 也要選安全一點的range

andywu

可以試試用casecode的方式
' c) Y) K' Z0 N( c1 W# g, H9 f* i
不過之後的layout才是重點核心的部分

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