请问IC的设计流程如何

windflowerz

是否也和其他产品开发一样分为dvt,evt, pvt阶段？
: j: q1 J0 z/ e) ^$ G. f  |8 T如果判断wafer的良率，还是必须等到封装之后才能作完整的测试？
- i0 n( [1 C7 s: L那么ic的test是如何做的呢？除了测量硬件电信号之外是否也要用到JTAG和微代码？然后再用完整的平台进行测试？test case是如何设计的呢？
5 z! v: E8 v; L3 X8 T$ [8 s
/ X  g! ?9 V8 D4 j0 h非常感谢：）

sakho

RTL->RTL-SIM -> synthesis (netlist) -> pre-SIM -> scan chain & ATPG -> P&R -> SDF -> post-SIM
5 ?& D9 i5 {" [  `1. RTL Coding 完成 + RTL-SIM 沒問題，才做Synthesis.
3 Q+ |1 m" a/ K$ s2. Synthesis時，加入適當的Constraint，例CLK-tree, Input-delay, Output-delay....，而後產生出netlist
3. 用產生出的netlist+RTL-SIM的Bench跑 pre-SIM
4. scan chain + ATPG一起包進design中
5  P&R Place & Route
6. 從繞好的電路中，抽出SDF
4 u, M6 D& I' f% c' h$ u$ ]; d& f7. 使用同樣的bench (RTL = Pre-SIM = post-SIM)，跑一次post-SIM
  L$ T4 \; ^5 \$ k6 P# V
* w" K' F( e% b/ [4 Bon wafer test : wafer出來後，尚未切割時，所做的測試。
test on package : wafer切割完成並包裝完成後，所做的測試。
) f4 T% u2 |" T
  o1 X+ `/ j4 i# Q5 y' q: R) v小弟才疏學淺不知道有解答到你的問題嗎~~

! ]2 q" _& f  m% l  j! e[ 本帖最後由 sakho 於 2007-8-28 10:19 PM 編輯 ]

windflowerz

真是不好意思，因为完全没有做过这种工作，所以提出的问题比较大，好像很难回答
. }9 z& r! r/ L; \/ y我也愿意给RDB呢

tommywgt

好多的問題哦...
哪位大大願意分享一下從RTL, pre SIM, scan chain, P&R, post SIM, ATPG, 這些東東完整的流程分享的一下的. 還有on wafer test跟 test on package的, 也有可能做system level test. 這些東東的差異?
8 w: G2 k; o4 O% Z* b: M. {
給不能吃的RDB如何?