很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
; ]4 Q" G' q6 H1 S4 k0 i不過，在virtuoso編排！
% X! {, |% e0 B. p/ `. u3 o! P. f! r但是，在驗證方面出了問題！
9 v6 R+ ?: A7 z所有pin腳和接線全部都驗證ok！
1 m1 ~" e& e. D( W但是，只有一個錯誤！
' F  v) J0 m" B0 w) |就是無法打gnd這個pin腳！
2 C0 v+ y  |5 u3 L6 F( m' M只要打上去，在LVS方面就是無法驗證，
以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
6 n7 B( o( t- p, _9 D! }是否可以寄信給我！感激不盡！
- g0 ~8 q$ I% Q- y* k1 ?; t' K小弟的信箱====>jine608@yahoo.com.tw
6 @/ }8 K3 N7 g* e
LVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
& ~4 y8 ?" o4 M3 t6 NERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
7 n: \# k- F0 k' {# w***Galibre finished with Exit code
1 w3 W( H/ p5 _$ A: Z& d- d6 @3 O
以下是VCO_test.lvs.report
4 \7 n/ D; V0 b1 Q* x$ dExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
---------------------------------------------------------------
1 t8 e5 }1 }( W+ p0 u" U
WARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
2 n6 ^) `; L0 v  \! RWARNING:  Direct connection between different ports:
5 j1 T; F3 R+ p3 C5 b          Port names:  Vplus  Vplus  
/ U# V* e# X+ _% R. U- T# G0 YWARNING:  Direct connection between different ports:
9 ]) R* W& x8 U# _6 ^8 H7 c          Port names:  Vminus  Vminus  
% d3 J1 o2 j) m( l# \1 CWARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
: V, M( D) b/ W! X: U# aWARNING:  Direct connection between different ports:
          Port names:  Vctl  Vctl  
8 u' F  x1 h4 {! Q- q2 d, h# d


Conflicting connections STAMPing layer sub:2 by layer psub.
+ e5 A7 y2 L/ C/ a+ Q   Location: (-247.595,2.410)
   Nets:     733 gnd

lli3793

我碰倒過，就是說短路了
; _( C$ M: O% @* ~8 H' D+ P- Z你的 gnd 和別的 port 短路了，才會有這種現象

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
You could separate these p-substrate with usage of PSUB2 layer.

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
6 s  k) G: x$ J* f0 M! C' ^* o又,請問您是用哪種製程呢?
! o3 \# b/ n7 ]; }9 r6 `
0 e7 p0 O: S, w! M( M( u( z% ]. ~4 n看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
. v, |& O- W' z& x# @: J. o且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?
. Z2 S# e& l- e
若您使用的並不是以上我所提到的由CIC提供的製程,
那...我再想想辦法,看如何能提供你關於此問題的解答.

5 J2 J5 r  d6 q' d2 {# M/ ~嗯...我不知道在這裡留下我自己的email address是否會違反版規,
所以我暫且不留,若您覺得我以上的提議可以接受的話,
3 c; h7 y( M% O, `0 d; ?8 @1 ]; w請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.
9 p9 L: ^* c% e5 ~% E5 \' b# l
p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
  A7 J2 E* z) F當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!