很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
0 `' o, X6 l2 H2 J% H! j5 O3 x/ ]2 b但是，只有一個錯誤！
6 H; c  |9 @: j4 g! v  F( n6 `就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
以下是我所看到的錯誤！
2 Y$ B* n$ [: P8 R- i" |* N請各位前輩給小弟新手我一個答案！
* J, W( l: j5 z( [% ^! K1 [是否可以寄信給我！感激不盡！
8 l( x. _% o6 u2 J3 G8 n小弟的信箱====>jine608@yahoo.com.tw
+ X* u1 w+ s/ {" V
LVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
5 U& x6 _. U3 [- }  |, n; E& Z( QERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code

* L  r: E# Z8 K- i5 M$ H% V以下是VCO_test.lvs.report
Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
2 L+ Q/ P5 w( I1 z---------------------------------------------------------------
0 I+ U; Z* h# `+ _& H1 D( x
. D( V2 Y1 a* ^; O4 mWARNING:  Direct connection between different ports:
4 t4 [# u$ c; P- U: G; N4 }          Port names:  gnd  gnd  
) j( A, w  n. g1 k- E7 E" ~/ SWARNING:  Direct connection between different ports:
/ I# _/ r; O2 C          Port names:  Vplus  Vplus  
, j& m; |. s, U+ ?7 yWARNING:  Direct connection between different ports:
* R- P; R7 s6 P! f8 ?7 T5 p: @- r          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
7 Q/ F$ ?& a2 U9 r  F          Port names:  Vctl  Vctl  

! ]  X( L) p: }" g& U+ {0 \2 B

) [8 T) W( F0 _/ e2 `2 x: EConflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
7 J0 C" R' O/ L   Nets:     733 gnd

lli3793

我碰倒過，就是說短路了
你的 gnd 和別的 port 短路了，才會有這種現象

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
You could separate these p-substrate with usage of PSUB2 layer.

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?

# ~/ r8 z, z2 @4 _/ Q" ^看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
- v3 N4 {+ E" R& b9 v因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
; Y3 r; ~7 S9 T9 h                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
. c5 I" o" d( V9 N另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
* f. }. x0 \2 o% T+ p0 {4 i老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
; q+ G( I, i7 ~- J且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

9 Y/ p4 s4 u1 G, H+ R& A: l. X若您使用的並不是以上我所提到的由CIC提供的製程,
  e6 q/ q- i9 a# J6 i/ N那...我再想想辦法,看如何能提供你關於此問題的解答.

嗯...我不知道在這裡留下我自己的email address是否會違反版規,
( o1 @& o) R0 |所以我暫且不留,若您覺得我以上的提議可以接受的話,
' ~' T) ~0 t/ B, l+ Q( I1 Q請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
% N- L4 T7 l0 g$ s) D) c希望能對您有幫助.
# C/ |, `: Y3 {1 F3 N
p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
6 h. z1 V) Z2 p# c當然,若您的問題已經獲得解決,那樣當然是最好的了.
. k  S8 ?' U" ^, R祝您順利!!