如何計算Dual-path PLL loop bandwidth?

neterlin

Hi,
   有人做過Dual path架構的PLL嗎?loop BW該如何用手算?

mmtx

如果我沒想錯,這應該也可叫做two-point modulation.
9 o/ m& [. |# a5 V0 X可以說是low-pass(kch1)和high-pass(kch2)兩個loop.
LP是locking frequency,HP是introduce mdoulation,
所以基本上LP path的BW要和HP path的BW一樣,3dB cutoff freq.
要設計成一樣,這樣就能保證flat frequency response in whole loop.

5 h2 A3 s1 e$ j# J! V至於loop BW的計算就是trade-off between phase noise requirement
# }/ ^. s* z. `& z; `and modulation quality depending on the application.

afor

可能還是要看spec的需求,若可以的話
! B$ Y2 ]. z: o應該在某些條件下,可以簡化成只有一個迴路
那就可以簡化成傳統的PLL

hawka

我直覺的想法就是把兩者的tansform function相加
$ B9 b) l4 l/ W% D, V[Kch1*((R1)//(1/SC1))*Kosc1+Kch2*(1/SC2)*Kosc2]*(1/S)
3 V/ F/ E' e0 `2 a/ d. @  J; ^# g求得BA(s)
再來推導其BW
8 C$ f3 E/ G  ]% e& ]* K由上式會產生一在原點及1/R1C1之兩個pole, 另會產生一個zero
8 W7 n, r" K7 i) C( s& n+ ~為求穩定zero須在pole之間
+ {4 Q  d6 `2 z
0 x; J: ~, f# q6 q  J- j# y以上為個人一點淺見
7 Y0 W" ~( L+ o" o- V. N5 R如有錯誤, 還請指教