請問任意餘數產生器要如何設計 - [懸賞 RDB 10 元]

masonchung

Verilog " % "餘數運算 無法合成硬體
6 H" J2 [  p& F# {+ `有人知道可合成的"任意餘數產生器"要如何設計嗎?
+ C. P6 ]2 O% G3 E( N3 s) }' o亦即求 X % Y (Y的值不固定,X ,Y均假設小於128)

[ 本帖最後由 masonchung 於 2007-1-25 02:42 PM 編輯 ]

masonchung

謝謝 tommywgt 大
我想出長除法的code囉

tommywgt

這個問題還是沒有解決嗎???

tommywgt

在二進位的長除法其實只有比大小而已
用FOR去比的次數就是你的被除數BIT數(不是除數喔)而不是每一次都產生一個完整的除法器
/ h& Z- f! N- S7 o! _: D
) b; ^  n, z3 E% v  \3 i: d* o長除法做出來後你可以試一下RADIX-4除法器, gate count比較小, 速度也比較快...

masonchung

對了請問一下用for 迴圈去做
這樣如果除數(Y)有(7~1)個bit可變化
& M; \7 ]- N) v9 Y  ~是不是會產生7個除法器 (7bits DIV,6bits DIV,...,2bits DIV,1 bit DIV)?
( m: Q/ P9 d% e還是128個除法器?
有無更省gate count的做法呢?

tommywgt

如題, 我可以再補充多一點:
自己寫的話我還是建議: 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器
4 A2 D- N4 V2 K9 g% D3 N- i
, C" D5 Y9 }) o' N在synsizable的code不可能故意寫很大的code等著用, 所以呢, 我這先提出二個方案
1)
' t- d4 w- P( M$ Z& v  Y2 }在verilog下有個東東叫'define
  y. R5 C9 p2 a4 J. b3 G& T$ E0 M在vhdl中有個東東叫constant的
透過宣告來知道word legth
& v1 N5 ]6 m* T. V  c一定可以的

7 X. t7 T9 b( F3 ~: ]4 ~' I1 N+ P2)
在使用這個自己寫的lib時用generic (vhdl)或parameter (verilog)傳入長度, 在code裡就可以判斷了
/ Y& X' p0 k5 n, }) U5 A
8 |. a) a7 a8 l+ e這時for跟while這些不常用的指令就很好用了, 而且一定可以合出真正的硬體的

masonchung

恩,我可能沒說明清楚
4 j' L7 o4 s( w重點是=> 除數(Y)是個不固定長度(每次計算要能調整bit數,可能因外來條件而變)
0 a4 T+ r7 b4 I$ M$ s這樣的(餘數產生器)除法器可以寫的出來嗎
& A+ f. E( `- J& U4 O% ^8 P+ c! ^
[ 本帖最後由 masonchung 於 2007-1-30 10:08 PM 編輯 ]

tommywgt

如題, 所以使用除法器就行了
在fpga的tool都有內建不用錢的lib
在dc下可以呼叫design well的除法器
/ B; c5 Q3 q8 N9 D: G想自己寫的話有二個方法你可以試試看 1)長除法 (就是國小敎的那個除法數學) 2) Radix-4除法器

0 c3 @8 T- z$ }& D以上的方法我都有試過, 你也可以試試看, 一定可行的, 試完要給RDB哦!