verilog 觸發問題

peliuya

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
$ A- Z' c6 l3 m+ \5 K1 W4 W
正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
% L- H' o) W6 c# l
  h- z% L+ n' V( E( ^* [sys_signal 此訊號為  60 Hz , Duty ratio 為 50 ％ 的方波

請問應該如何撰寫此段程式？

nesty.tseng

always @(posedge CLK_50M or negedge PORB)
begin
  if(!PORB)
- a" F( w+ t, N3 d0 X/ D8 e    sys_signal_d1 <= #1 1b'0;
  else
    sys_signal_d1 <= #1 sys_signal;
# P1 N+ j, b  c8 Z$ {" P1 zend

assign sys_signal_pul = sys_signal & ! sys_signal_d1;

always @(posedge sys_signal or negedge sys_signal_pul)
2 Y, W$ H6 I3 X& K- @# ^) \5 Qbegin
$ K; ~5 G; |- a& V% Q+ F' o( @  if(!sys_signal_pul)
    rst_B1 <= #1 1'b0;
% O0 l9 y. k- P  else
' h6 t* T8 a5 m    rst_B1 <= #1 1'b1;
' ?7 X/ ]) R# J4 Z+ E' _. V' Rend