請教 Band-gap BJT 如果 layout 不 match

yalon

有一問題想跟大大们請益??
# |7 `, o' C& w. x如果是 bandgap 內bipolar layout 因製程變異; 導致silicon 上所見 並非如 cuicuit 上所建 1:8;
9 q% _0 Z7 s* ~, r7 i
那麼在 silicon 上所見到的 reference voltage electric 特性會變怎樣.

歡迎大家發言...
謝謝
* h0 N& [3 ]! r, P1 X

/ V& G/ V8 ?( x  F% f. ^/ K以下是 bandgap voltage reference 的相關討論:
bandgap無法將壓差降低  
+ \' `( ^5 z  ~# bbandgap voltage reference?
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- f) g# s4 g& r$ V8 J5 r, H7 j) z請問有關 bandgap 內 op的 spec ....
% a% Y9 p- y1 q8 \1 K! Fbandgap的模擬問題 (單N,PMOS組成)
BandgapDC扫描温度特性时,不能正常工作
/ b+ |) |' U7 R& T/ W. V
: Q# u0 e- f4 l5 q# a5 P
# a; s- Q5 M& S! a
" x8 a6 z  i' w4 u( z& \! ~[ 本帖最後由 sjhor 於 2009-3-17 05:54 PM 編輯 ]

jsp0520

相同面積下我再公司作通常會選能畫到16或25顆的尺寸(2X2, 5X5, 10X10)
科數越多OP_OFFSET影響越小

2008ql

" |# t( C0 S$ `# ^# D1 _
. D5 R6 H- [6 x. Y回復 2# semico_ljj


dear semico_ljj，
我現在做bandgap reference,覺得連接電阻的metal,以及電阻到地的metal對reference輸出的溫飄有較大影響。請問以您的經驗，這種影響大嗎，有什麽改進的措施嗎？
& d3 P3 n* b" _1 _# ^1 [還有從postsim的結果推斷，地電位應該是向上飄了，有這種可能嗎？
* _6 q$ g" u1 Z0 w7 k8 v, m能具體介紹一下您說的電阻匹配嗎？
謝謝！
' Y  c! S8 z0 U7 D& P# _6 c也請其他各位高手指教！

donothing

回復 13# guang3000

6 z1 T+ C7 E/ ]3 d& U    請問一下   在 Bandgap後加一級的 op buffer , 量出來 40 mV 是一堆 IC的量測值吧

! h- m0 B) h" H' M1 [+ r6 {) s0 a    這樣子不是會把 每個 op 的 offset 也包含進來了嗎 ?
' b- D4 N& ?) z8 t; {+ J( e
, ^: Y9 }0 O2 M+ Y. I' w$ b    有的剛好與 BG 正負相抵, 有的剛好累加, 還是我的解讀有錯呢?

jesseyu

The area of emitter will have mismatch and is proportional to the BJT size, thus bigger is better. Also, the bigger the area is , the less sensitive it will be to the current injected.

u8912017

如果是我的話我也是會選擇使用 10 x 10 的 BJT
: q! W! m. f: x, g8 m% ^
原因無他…因為layout area比較大，所以gain到的 delta offset也會比較小

; j9 B7 X. U: ~; S  _另外，bandgap的分壓電阻我到是覺得還好…因為他是ratio式的
4 V1 U& v* s" K7 @2 N- ~1 y
所以即使process飄掉的話也是一起飄向同一邊！！！

guang3000

我们公司的bandgap不用trimming , 加上一个电压跟随器（测量用）， 电压变化是正负40mv , 架构还没完全看明白，这个bandgap性能到底如何呢？

dyjguilin

其实可以通过仿真大致的确定一下影响
# A; g; K+ h! ~不同结构的BG对器件的敏感度是不一样的，可能BJT的变化并无太大影响，也可能有毁坏性的作用
仿真中一般有dc sense仿真（好像主流的仿真工具都有）
尝试调试一下期间的参数变化（需要design rule和fab库文件的支持），看看那些器件对BG影响最大

gimayon

有種 疊2層 pnp 的 bandgap 架構

' P' S8 \. k# h6 f5 x: `7 R: O有高人說對製程偏移影響較小
. q" Y, n+ k% T8 I/ s2 D1 r0 f0 I% D
可惜我只看過 run過  沒實際下ic回來測試過...

nesty.tseng

我的看法是...如果你需要很準的reference電壓
$ W7 V3 C9 V5 m* o1 e7 P0 V' U光想靠layout matching是很難的
9 B( T$ Q0 q  S6 B) I多準備一些trim吧
# q1 C4 x/ l3 \( g7 H8 Q/ Y基本上1:8已經是ok了
重要的是你R的layout跟type

liangshangquan

5×5和10×10在面積上當然10*10的match更好，REF的離散性更好，另外由於E面積的區別，會造成BJT的vbe有所差別

semico_ljj

Area 越大，matching 越好

erdong2000cn

match对电路影响比较大，如果要降低噪声的话，需要选择较大的bjt，我们选的一般是10×10

異星人

我曾經下過顆包含BJT的Bandgap電路

只是測量晶片時

% e; N! b/ M' i; N3 D# ~6 Q" qperformce降低相當多啊

  l- |% L6 ^( \7 h+ Q# _' i而且BJT有match到
; [" Q4 x/ z, T/ f% `- p  a
你可以注意BJT Bandgap是否相當的關鍵重要

* P! t2 }, o/ V, C) h7 E再去考量電路的Layout架構

semico_ljj

是的，一般Foundry提供 5×5的；10×10的；20×20的。实际可以看情况！取10×10的是面积和精度的折衷！

finster

我個人都是選10x10的BJT
以前我們曾從HSPICE Model來看,發覺到10X10在溫度係數上相較於其他size是比較穩的,不過,各家製程廠不見得都會是這種情況,所以,必需以各家所提供的HSICE model比較後才會知道
- X. p  S. e/ Q* f; \. y至於1:8,若沒有照九宮格的layout排法,在製程上是不會有問題,但出現的performance可能會有一些小問題,但影響多大,其實很難說,畢竟T公司的技術比起其他三級的製程廠技術來說,這些小地方就決定了T公司的價值存在,有些三級製程廠所提供的HSPICE model還不見得很準,有時還得下test key來驗證一下它的HSPICE model的準確性
7 u: ?7 r. O  C6 o  }至於monte carole能不能模擬出來看,當然有辦法模擬,但成效如何,其實還是得看製程廠的技術和提供的model

yalon

Dear S 大:
怎樣說 為何通常 bjt 不會有大問題 ?
) \' P) g! z+ F2 Y例如 九公格內的單一unit 是 1umx1um 好 還是 10umx10um 好 ??

  }& \, x6 V" R, ], g' G如果沒選好 ....影響有多大 ???
這能用 monte carole 來仿看看嗎 ??

多謝.
" M) w; m3 m) L

semico_ljj

1：8的设计一般不会出问题的，倒是Res的matching倒是要注意