關於FPGA Rount SSTL I/O and DDR問題

小朱仔

各位先進前輩
' S" T; Y" t& ]小的最近要將設計好的DDR Controller
4 s8 e8 b7 }1 }1 |- C) r放於Xilinx V5 FPGA內做P&R
選用SSTL2 I/O,但是合成完後
' |# C% z8 ]1 y電路都不會動
不知道FPGA對DDR的連接上
小弟有什麼沒注意到的
造成電路不動作
2 u9 k, B% d$ I2 ^另外,不知大大們知不知道DDR的動作原理
5 v+ x( }/ p" V可否解說一下
感激不盡~~

tommywgt

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