APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計

9 H; W8 v$ S5 g$ k3 l1 O6 y 可是在APR時 有些問題想請教各位  APR軟體 SOC encounter
8 x9 [  S& M' z4 s
2 N4 s! i( ^& `3 Q7 `& |( J/ F- L1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
7 Y3 T* H7 {. Z- b     power ring還有 stripes也必須是M2 M3?

2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
8 v" q8 H$ w# q/ L# \; p. V  
8 A5 ^8 b' ^0 B- y$ |  T/ m  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
1 @) v; q, m; v! a: [! u
   第二種是  Spacing violation
$ p! k& E# G7 _" j. j; y  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
- H$ Y( M6 Q% V( n  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
  這部份要怎麼修正呢
2 \3 g* a0 A7 T  C; d1 E3 @" j, `: @( o  
   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
) ^2 v! k5 t9 u' P, f, i-----------------------------------------------------------------
不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
+ G% N- i: @1 [2 z, a" i5 astripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.
# z  l8 v# f. z# t

- v9 o4 h# s, |6 y- `* W; Z% S2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
) V. |0 S* e% V. u7 a2 x5 ^   出現2種violation
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: L$ H% B3 }  G1 f; {# C OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.