APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計

可是在APR時 有些問題想請教各位  APR軟體 SOC encounter
- H* R8 c' Q# W" J! t: v+ L
1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?

2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
1 {  n, i# Q9 O8 U   出現2種violation
  
  第一種是  Mar violation
' A- E/ G( o5 m4 e: [$ wRegular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
* t2 A7 \) V  D+ h9 ?False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
! d& u$ E2 i: u  H
. [+ \7 \4 T- ?: u2 B' s8 Q" @$ |   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
! d. u4 ?; P( R7 y; {+ a  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
; j' o; j7 U; ^, ]6 i  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
- O# l- F7 T9 d+ T5 x  這部份要怎麼修正呢
  
   附檔有比較詳細的圖 謝謝
: w( {. W% m! b3 j 希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
  Q. v! e) @7 W! z     power ring還有 stripes也必須是M2 M3?
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7 b* j% a( ]* v; l! @& B( {不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.
" s8 d/ J2 }: H7 b. Q
& j& l; v# v& z. M% ^
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
0 y8 }) ]. V( h. a: T" a' o   出現2種violation
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OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.