layout的無力感

bigc0710

今天被designer懷疑了我的能力!

2 N" e! K  O3 R9 j3 [6 Q有種無力感!老闆也把我手中的工作抽掉了!
8 r) I  N7 s5 j0 a* n6 I, H
" B' D( ^& e1 s3 x請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)

semico_ljj

学习了！Thanks

andyfan66

hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話

calear

真是大开眼界啊。。。。。。。。。

jianping

maybe you can use "astPostRouteOpt" to fix it  after finish routing.

caesarxl

学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
。。。。。。。。。。。。。。。。。。。。。

yytseng

99% 是 layout engineer 的問題.
Hold time fix 只要看  report 加 buffer /delay cell 就可解決
% a5 n% n( A; n. v* M( L& V如果解不掉有幾個可能
0 E% }' v7 _- E% A: ^
1. 你不會看 timing report
8 B" J: X2 i! Z8 I" B: e2. Multiple Corner/Mode , timing path re-converge (同上)
# x& I& N2 d6 |% V* D4 {' d3. Clock Tree 做錯
4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
! X' {& s5 X9 Z, I5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
' G8 d6 F& a" A6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)

kirk

那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
" s4 w' }$ s/ `% j如果差異是在這出現的話，designer一定會說是layout的錯

bigc0710

多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?

kirk

APR？我能想到的問題：
1.用到slow cell
2.用錯cell
3.place的位置不對
4.path的寬度設定