關於PLL的頻寬

adamsnet

我看書上說
: n9 v2 S5 W  Y/ H* s# J1 q"迴路頻寬太小則迴路反應慢"
我想不透這是啥意思...QQ

9 u8 E% k' Q7 U  o/ i- K8 ?以前學的頻寬應該是定義w3db(high) - w3db(low)
所以直觀就是操作範圍要在頻寬內
但最近看了一些書
有點搞混
想請問各位頻寬有沒有代表啥物理意思
(ex:追的速度快之類的)
$ i) I8 b( p% O- j! V! L感嗯

deltachen

Very good answer, I've learned a lot

roman123

感謝大大的解說和提出，最近正朝向這專案邁進。

gyamwoo

建議你看書中對於PLL 鎖定時間的推導公式。你會發現鎖定時間確實在式子上是跟頻寬反比的。

analogsword

谢谢上面的解释
: y$ m# m5 }5 [+ A+ M+ z! H真的很详细 透彻
谢谢了
3 f, d3 j$ z* t8 ~/ Q

brooo

謝謝B大的解釋
$ Y- q9 @/ S* i; N( O+ S9 ^
最近也是在想這些問題

但是沒有像七樓大大這樣完整的思考

pk741214yhj

B大好厲害喔~!!!
7 X5 e1 N( |) q+ n* J, r0 M. _超感謝B大的講解~!!!
剛好跟大大有著相同的問題~^^

jesseyu

Very good answer, I've learned a lot

garyinhk

瓦，很多內容，謝謝各位大大~
謝謝~對於pll我是一個starter,原來有這麼多的講究和奧秘~

BIJM

讓小弟我來稍作說明一下!!
5 P. x1 G/ X/ Q7 m, Y+ Y& Q
" w8 G$ e! e2 DType2的PLL基本上就是靠PFD將相位差偵測出來,然後藉由charge pump(CP)電流對迴路濾波器(LPF)充放電

所以重點就是..迴路每一次修正的速度就會和CP電流與LPF值有絕對的關係
1 S1 l$ ^7 \: d0 x! F, M# u7 _  R
. ]7 b/ m8 |0 Z# j' a# R而LPF值是藉由整體系統穩定度之分析所得來的,因此才會有人探討BW對於系統之影響...

5 `: k, L( W- ]& o% B－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－

# ?/ ?- B3 B+ H- X  x用一個推導過後的簡單關係式來看 -> 迴路頻寬和迴路濾波器的電容值成反比(very important)
' C- F0 u  [, F1 Z
# v1 c" P- ~8 \- m1. 設計時若取"大"迴路頻寬，計算出的濾波器電容值較小，在電流量一定的條件下，每一次充放電的位準增加較快;
' f7 e4 ~$ U: k; T! y8 b
2. 設計時若取"小"迴路頻寬，計算出的濾波器電容值較大，在電流量一定的條件下，每一次充放電的位準增加較慢;
9 L+ m( {# ]2 h" j
; }. S0 w) e3 }2 o$ J9 t以簡單數學式來看 : 大BW時為I*小C=大V(一次變化量大) ; 小BW時為I*大C=小V(一次變化量小)

1 }1 N- J, s  Y1 Z" M由以上關係式又可得知 : 大BW時修正變化量大，所以很短的時間內迴路就會穩定 ; 反之小BW濾波器值很大的條件下,電菏幫浦對大電容來說其每次只能產生一非常小的控制電壓變化量，所以鎖定時間會拉長
2 @' R8 f5 |8 Y" G0 D' h- R
; n4 R, k! [9 x9 b  e總結 :

8 g) c- J& B; Q$ X0 o) y1 d大迴路頻寬 -> 較小的FILTER SIZE ; 鎖定時間快

8 ~6 [& y8 z1 R# l& ~& v1 d小迴路頻寬 -> 較大的FILTER SIZE ; 鎖定時間慢
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－

8 t$ s  L% a5 e1 u. q4 |* H8 b但在抖動方面沒有一定的定論，因為你要看NOISE是從哪裡來
: @8 U  g, a. ^; e9 x( }# h
1. 一般來說，若當系統的輸入訊號有較大的抖動時，如時脈與資料回復電路的應用，則此時必需選取一個較小的迴路頻寬，因為整迴路可看成為低通濾波器，若你迴路頻寬設定的越小，將可抑制越多輸入的雜訊
& [$ M2 N% R  w$ \
2. 但是若系統要求一非常穩定的輸出，如頻率合成器的應用，則迴路頻寬就必需設定稍微大一點，因為電壓控制振盪器為一高通的特性，頻寬越大，將可以抑制越多高頻的雜訊。
4 E/ h, {  }8 g6 Q0 }/ P
8 i: V9 K! F; b2 @0 X5 n0 `1 g因此在設計鎖相迴路或是延遲鎖定迴路時，如何選取迴路頻寬值是沒有一定的答案，

迴路頻寬和系統的抖動、鎖定速度、迴路濾波器的值..等等都有密切的關聯性，要視應用而定
0 c! x) o2 c% }
/ @/ \1 |; V/ z1 z" E8 C以上為小弟之淺見,若有問題再一起討論囉!! Good Luck~

jinwar

所以說這是設計PLL的trade off.
人人都想要jitter小, 但又Lock快的電路.

Sgw

感謝樓上的分享!!原來PLL的頻寬有這樣作用，先前我也是不知道呢!!

nesty.tseng

對PLL來說,
" R2 m8 y- e1 {頻寬大 -> lock快 -> 但是jitter較大
0 K; n1 N* G- T+ D$ v* l5 R- w2 e頻寬小 -> lock慢 -> 但是jitter較小

apiapia

迴路頻寬小，迴路反應慢  也會造成鎖定時間變慢
3 m0 `: X5 Z% X3 [2 g! C9 O但此得到的優點是得到較低的phase noise

layoutarthur824

迴路頻寬~~  要看電子學  迴路頻寬~~  要看電子學
; P# j& u" k4 l, `3 a這樣教你   你才比較懂  你先看看書 我之後再回你