NMOS 的 Body 這樣接可以嗎？

shaq

我有一個小問題...
6 [7 a9 A( @* ?7 _& \0 c" u5 @如圖所示：

% T! x# L, w- |6 w4 w3 j
0 O1 N+ {" w; H! @& O9 M  f2 `) E若我IC有兩種電位，一種是 VSS (0V)，另一種是 V-
: g9 E, T8 Z1 \/ L/ k& PV- 為外部電壓，一定小於VSS.
1 \* z$ ]+ H3 E3 \7 b+ B( Q/ f
我記得NMOS的Body要接到最負電位，想請問一下若 VSS 與 V- 同時存在的情況下，
* x# l5 H' n" x) ~M0~M3 這樣子接會不會有問題？

這樣的情況下，請 Layout 工程師把不同電位的Body island畫開一點就好，還是根本就不能這樣接呢？

ONLYFLYSKY

是可以這麼接的，看電路的設計以及使用製程的考量，如果有考慮到是利用buddy effect的設計，設計的尺寸會比cmos設計的size還要小在晶片上可以偷一點rule而利用不同電位的p-well的isolation即可
& d8 n% P& I. g
因提出問題的人並無將使用的製程講明，故目前得到的資訊是很兩極

spring30467

之前還在煩惱VSSD跟VSSA的問題 隔開就解決啦

hiyato

有看過用bulk driven的方式，可以找找相關的paper來參考看看，
但若你是想單純的降低vth的話，可能要留意V-的電壓值，
以免導致latch up。(如有說錯的地方，請幫忙修正。)

jesseyu

It depends on how you implement it. There's so called deep n-well in CMOS process that nmos can have different ground. If it's the case, it will be all right to connect to vss or v-

hoodlum

M2 M3需要有獨立的P-WELL來處理此V-
2 x% o' n  D; O! G8 V9 k0 z+ q9 A且就我所知此P-WELL外部還需一個N-WELL
圍住不然還是會有VSS to V-的漏電路徑產生
2 }" |% V' N' B5 c( o, X( e  V所以要這樣接可能要看製程是否有此類型WELL提供
: y% c5 v& \& z  [$ b' G( }1 v給設計者選擇
! v2 L+ L# U$ S2 l
PS.上面那篇小弟不小心按錯,不是故意回兩篇
4 C& J! G7 s" o7 D; x       抱歉

hoodlum

小弟的愚見為, 通常製程的substrate為VSS, 通常為0V
那麼M2 M3

winch

不行噢 這樣會短路讓VSS 與V-透過body短路，除非你將body視為電阻，相當於SS 與V-透過電阻連接

jesseyu

In fact, the two grounds will be connected finally at board level, they're acutally using just one substrate( unless you're using the so-called deep N-well). So it's all right to connect like this. However, in the layout, one more layer needs to be added to differentiate the two grounds

instantly

假使V-是由一個negative pump generator產生的,那不就會有一個漏電路徑~
From V- to VSS leakage path

weixinglu

只要你的这个管子在实际的硅上没有管子工作特性以外的电流通路，可以，看电路怎么设计。

cking0720

看你的製程
5 B  n3 H( k: Z如果你的製程是   N-well, P substrate  
則NMOS的BODY 就一定是接在最低電位， 因為 substrate是最低電位
  o/ ~- V: A# a! ~7 d+ k3 ~+ G
+ {% m3 s  {  e: F; A/ n& U如果你的製程是 N well， P-well
1 ~' D+ r/ a' y" X4 z就隨意....

isscc

ㄜ...不行吧
請上面那顆body端請接到下面那一顆的d端
# |. J$ J* }) g: b7 h6 G下面那顆的接到vss或v-
0 \& M/ z3 D, Z8 h8 z如果你這樣接 假設vss都接地 那就沒有body effect拉
那都給你設計就好拉 哈哈
1 s9 C3 g7 D3 E! c, W開玩笑拉 不能這樣接拉

basil

根据工艺情况来决定呀：
对于NMOS，如果是P_SUB，N_WELL工艺，因为NMOS 都做在P_SUB上，所以要
! Q$ M; r- K2 s6 S" p/ |接两个电位是办不到的，只能接最低电位。但如果是N_SUB,P_WELL,可以将两个分别
放在不同的P_WELL就没有问题

yalon

也就是說.
你的 nmos & nmos (pwell & pwell) 需有被隔開來. 如 n-sub 或是 deep-nwell.
5 S2 l/ K( r1 W, W2 v而這 n-sub 或 deep-nwell 有被接上最高電位.
* o* Y7 f3 b1 n7 ]' Q如何應該就沒啥問題了.
% g' O2 j5 e, }- N
說法如有誤.. 歡迎指正.

4 ]. k2 T, f( ?3 A

aleck

基底為P-sub 的NMOS 是boby 都是vss為主~~,除非你的Process有isolation NMOS 或者可以