類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
  R% X* Q- o7 G8 p' }1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
0 p( f" u! Y5 Z! X+ m- d0 B4 H% O3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
4. 到底為啥要做匹配的動作呢??
: d$ k* s! e8 u% `! p+ J5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??

不論回答與否，在此先謝謝大家囉~~

ecalfs

補充:

) F# c2 Y! H- m3 X4 x需注意ESD solution, power cut....

ecalfs

core limit 不需受限原有框架

% K; o" y( ~* _9 o4 Y1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2 H1 r" v# D1 t* ~6 a; c9 _2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
/ e8 Q8 r2 o8 i2 x3. 最後確認Bonding diagram

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
) n) n: c; S: M想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
1 p6 `0 O  h% k2 [' ~不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

小包

以我layout analog layout 2年的經驗~~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
7 l9 W- {7 a' {, K( H- IANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
' O! b1 o2 v* A4 \$ a) v
: G. n: i! x( }5 j& w% Z4 |2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
. o  t  q0 C, F$ W7 C" ?: EANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
% _1 e( @( g% B# d) o    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
8 b# e! j$ G- r* ^
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
& d+ z4 U& r+ UAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
( Z: [2 j, a0 Z4 B
4 }' M. J. j5 H. t( x: j4. 到底為啥要做匹配的動作呢??
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。
4 \; }8 M/ V$ E" l* S6 I
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
( L8 M8 T: c: N" O) m3 c& G; ^ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。

1 G* J  ^. _  `  m以上是我在這兩年內所學到的東西，僅供參考。
+ s! q9 D% v" m3 H$ f! M& |希望以上回答能夠幫助到你。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
那如果是N-well製程

NMOS的Source&Body接在一起時
) T/ ~2 q7 U4 {% I' A: B  A; o
而Source又不是在最負端，那該怎麼辦？

5 B7 k; [6 Z9 D: a5 L$ m6 \
  q4 l# ~$ E3 b5 O' J" D7 e0 E9 {7 T加道NBL將那顆DEVICE隔起來。

motofatfat

那如果是N-well製程

/ H& a; c% O% k  E8 {NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

瞎密怎麼辦
看不懂問題
& a: o0 }* N& YNMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
, o. V6 P+ Q) `: ^" \like pmos ㄉ body nwell 愛接哪裡 就接哪裡

小緯仔

那如果是N-well製程
3 i3 r1 I9 t6 F( W# B" z  d
" N) G' c$ O0 ~- m" Q+ fNMOS的Source&Body接在一起時

( I9 s0 `0 r" s8 O5 Q) U而Source又不是在最負端，那該怎麼辦？

anita66

Hi,
, n* i- {" n4 {  V, c- W' y應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
希望能有所幫助,3Q~

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
; c7 R* S+ n( u( x- x  t優缺點分別是瞎咪阿??

( P' d% B2 K, p( \; ]7 }不會怎樣
編個名詞來溝通而已
' r% D7 E( [* g, |; w3 `  ?4 WPAD limit 是指因PAD 決定總面積
& ~. u3 v: R4 I8 H8 X* s7 m面積利用率較低
, }" t$ ~7 I% ]5 B* q9 @Core limit  是指因core 決定總面積
1 B$ I# s; r- M8 s面積利用率較高
/ [$ \% ]/ t; H1 ^6 t7 y 一分面積  一分錢
/ H  k7 p1 r2 \  \1 E能做成 Core limit 最好

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
+ N9 M1 _' M2 @4 D! p( xPAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

kanoson

3. body effect
8 X+ B/ d! M7 |, f; N- f& P6. link finite pads

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
1 m! @$ W# Y0 K會動只是基本ㄉ,特性和達到規格ㄉ要求
6 U/ V' T8 B0 p/ k9 g" T! N2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
$ X! ?$ s9 ~) E! ]1 X可以阿 只要封裝能配合 放哪都行
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
, o# f& M. e% v* d看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
" V; e9 R- d* F" @4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
5 T; A% o& o/ d' S: J( Y電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
這邊多爬爬文ㄅ
1 {: J1 `0 V$ `+ ^$ g" X1 S6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
4 l4 M. y, y; n% A有阿 直接放在電路上
通常不會這樣做
" e* ~; p% i# L: X! \所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
# a* k3 @4 {8 u- \, M, G0 ~這些答案希望對你有幫助

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??