關於RING OSCILLATOR的問題~

averyer

各位前輩~

& V' w( D+ I4 {2 |( U  _! o9 {8 g' d3 C我想請問一下關於這個RING OSCILLATOR的問題~
6 C) o9 c/ h$ K* Y! X9 \
如附檔~

因為目前不想動這個架構,想透過調SIZE的方法來使得對VDD的靈敏度會最小~

8 H8 x' r( T/ L我目前調整是由調小中間INV的SIZE來達到,對VDD的靈敏度是有變小,不過卻怪怪的...
. y( X$ {( x& k; Z
: Y; C; H3 r' C# F. r+ s我RUN如下
VDD
3.6V 8.4M
3.4V 8.8M
" A, {5 O- x. k- @% F( Z8 Z3.2V 8.5M
3.0V 8MHz
2.6V 7.5M
2.4V 8.2M
6 T$ r; i3 X- D+ b; S+ l5 g; Y: `
: C8 B  @- ]- e  r正常不是VDD由大而小,頻率不是要減小嗎?(我認為)

; b8 N& Y/ g* m2 P, Q! D我的這個想法正確嗎?

, n6 W" ~: h+ Z  z1 a3 t  e還是可以從哪個方向來思考呢?

8 c4 ^) }, y$ Y+ h4 B  ?0 x' OVDD對這個電路的影響是如何呢?有公式可以推導嗎?
: u- ^6 q) m, x% J2 z
/ P' z+ n9 i9 @( o7 M0 [. @
% w7 U3 I, w, l6 U) d+ C( {請前輩們幫我看看~

謝謝

averyer

謝謝你的回答~
( g) X2 L' Q& ^" ]7 o2 {. X1 C
7 ^( d% c. L( y5 o; |' z2 `3 l我的頻率是不穩定的,就算.tran加大到100us也是一樣,freq並不會隨vdd增加而增加,且我還有一個疑問,就是ring oscillator在穩定時,真的每一cycle的頻率都會相等嗎?還是會有誤差,我的模擬結果,會有0.2%左右的誤差...
. G# s$ n! {$ U5 |+ S這樣有問題嗎?
5 v( M. i- D& _2 K7 K4 k5 N7 k
5 h2 e  @# A* s, L+ S# \請前輩們在幫我看看...謝謝

lance_cyc

你的模擬結果，頻率會不規律變化，感覺上有點奇怪。你要不要先確定一下，跑transient 模擬時輸出的頻率是否穩定了。
+ ?, I* A4 H9 f5 F+ Y
一般來說由於VDD增加會使得delay cell PMOS的VDS上升，由於channel length modulation的影響，delay cell 充電的速度變快，
這也使得VCO震盪頻率會增加。