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請問各位，什麼樣的架構適用於低振幅 Clock signal 轉成 VDD 準位的 Clock signal？% I1 K ^ c+ Q# N7 b" N- P
如下圖所示..., S7 Q1 m) n) n$ b, R8 T
8 W# W& u$ ~+ d# `5 X
- h4 P% F4 L3 ]9 H) k- r
其中，VDD 為 2.5v ~ 5.5v
% J, t, s& I" k5 K5 |Clock signal 的指幅則固定為 1v" A7 O, q" \- t
: \$ r( E Y% ] B我試過傳統型的 Level Shifter（上面一對 PMOS 所組成的 Cross-couple pair, 下面一對 NMOS 組成的 differential pair input)* X, l7 v' Q7 z8 S
但無法順利的 Shift 到 2.5v，我想是因為架構的關係 最小輸入的 Level 準位大約為 0.5*VDD 才能正確的 Shift 到 VDD.
3 F& O5 W7 O$ F9 G2 n9 k; Q, K% u( [- R" v
希望板上能給我一些意見，謝謝各位。 |
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狗仔卡
發表於 2008-5-31 23:35:51
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