run lvs時的嚴重大問題~狂急~

averyer

各位前輩~
: F' W! B! G, `3 R. }6 _) H
我的layout到後面再跑lvs時竟突然發現~

1 I" L: _/ h% t4 ^7 y; onetlist的mos size改變後,但layout上不變,lvs竟然也會過~
( @5 o! l! S% a# q8 m
這是什問題阿~我有畫一個簡單的inv也一樣相同結果~

: _! I& Q0 T/ g1 D2 F3 s是command file要改嗎?還是calibre需要設定什麼?
/ d- N& z$ v9 N- e# m( Z2 E
我完了~
2 w4 c. m9 ], F: ]% w
- A% D5 |) p- G9 c* |7 C請各位前輩幫忙一下~拜託了~
6 l7 N8 O' d0 c& K% }! U

motofatfat

你ㄉCommand 有下列這行
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
有可能 你ㄉ改變 在這幾ㄍCELL 中
這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ

motofatfat

可能ㄉ幾種情形
1.資料沒updata
2.你ㄉcommand file  是沒比對size ㄉ
. A3 S, t* l7 l2 e7 e0 q' Q4 E3.改變後ㄉ差異在容許範圍內
例如 W  W  3
    L  L  3

1 z& L  |' a* j1 a5 c& Z表示誤差在百分之3內是OKㄉ

judy123

曾經有公司同仁問過同樣的問題
2 T: r$ I3 I3 [; u結果是netlist 沒update
6 t  }6 W5 o& ~, M. W: V1 C5 _  k7 J刪除舊的netlist 重新產生新的netlist file
並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
並檢查path指向是否正確
) W7 _, z6 j+ k5 Q' W合理的懷疑任何小細節

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
* F3 u( [; [/ g) n9 ILVS FILTER UNUSED OPTION 不能隨便亂開option,
7 _3 S2 G( D+ K& n- p7 C這樣可以避免錯誤

arthur03226

我看你的問題應該是netlist file path 沒有update到。
& o; @( D5 Y4 y! `也就是說，你依然是用舊的gds 比對舊的 netlist?
0 U9 ~% }  v4 t8 p這是我的懷疑啦~~
/ ?* f0 i( `0 f再仔細檢查一遍你的netlist path & file name。
因為看起來lvs.com 沒啥問題。

averyer

嗚~嗚~

還是一樣~
7 I  P2 ~2 l+ h! w
! o9 w! X/ q7 `* E4 ?3 U我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~

SOURCE PRIMARY   "chip"
SOURCE PATH      "./test_chip.net"
1 B6 _# z" C% F6 |SOURCE SYSTEM    SPICE

LAYOUT PATH      "../chip.db"
: n2 G4 C4 V  y( iLAYOUT PRIMARY   "chip"
5 r* m+ C7 n+ N6 L7 V+ mLAYOUT SYSTEM    GDSII
* ]4 i8 x: Y" I0 a
: C( I4 e* x' Q7 F9 h& N$ RLVS REPORT   "lvs.rep"
LVS ABORT ON SOFTCHK YES
LVS REPORT OPTION S
3 E5 F, J6 G" c( E; |0 V
# U0 e" ?. G/ u- v. C& ~, p) F//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
LVS WRITE LAYOUT NETLIST netlist.spi

PEX INCLUDE LUMPED L1 N_C R1
% a; z1 D9 o4 C, BPEX REPORT LUMPED NONE
5 H5 N1 x, M7 _7 k$ O6 NPEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT

PEX INCLUDE DISTRIBUTED L1 N_C R1
PEX REPORT DISTRIBUTED NONE
/ h. v9 f' C  M8 ]PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
$ e) G1 m! p. N: ], APEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE
+ |6 U- f; y$ Q! b+ t% S$ i
% s: d+ w5 E5 IMASK SVDB DIRECTORY svdb query   
' t) @8 F- h& r' ^
, v5 H. N- N# j EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
& X# D! G: O' C+ R SOURCE CASE YES
2 \* X; _: I7 V1 t; j" a" N+ c' V LAYOUT CASE YES
LVS COMPARE CASE YES
LVS GLOBALS ARE PORTS YES
; h+ a. `# h. A& g5 M LVS SPICE PREFER PINS YES
% ^9 P9 D. l: ]8 ^ LVS PROPERTY RESOLUTION  MAXIMUM ALL
7 i5 H& _+ K2 K2 ^% P
ERC KEEP EMPTY       NO
) y/ {; [+ M: |; E7 H7 v! G" T! XERC MAXIMUM RESULTS  1000
* H  P2 I! ^& v  {. FERC MAXIMUM VERTEX   199
ERC CHECK TEXT       COMMENTS RFI
- H1 b( ]% l* R3 u( o  J# S) c3 i
LVS POWER  NAME "VDD" "VCC" "EXVDD"
! h! w7 B( t0 J2 a) r/ ULVS GROUND NAME "VSS"  "GND"
: f' e7 |$ X' P, H: mVIRTUAL CONNECT COLON YES


LVS ALL CAPACITOR PINS SWAPPABLE   YES
5 i* A; }# l: d+ K% ]( ~LVS IGNORE PORTS                   YES
LVS CHECK PORT NAMES                   YES
LVS ISOLATE SHORTS                 YES

( j' \, K3 Y& i% _LVS REDUCE SERIES MOS              YES
) j) p( `2 ~% V& v1 T, u2 NLVS REDUCE PARALLEL MOS            YES
) o+ W# m6 ?( U" U( OLVS REDUCE SEMI SERIES MOS         NO
LVS REDUCE SPLIT GATES             YES
1 R0 W% {  a, S+ v  r( _" h4 aLVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
LVS REDUCE SERIES CAPACITORS       YES
9 r/ P/ F, [9 @- j- lLVS REDUCE PARALLEL CAPACITORS     YES
! }# P. d7 n  h. _) T; ULVS REDUCE SERIES RESISTORS        YES
LVS REDUCE PARALLEL RESISTORS      YES
$ V- a1 Z* }. a4 ]! J3 GLVS REDUCE PARALLEL DIODES         YES
: m2 ?. H* r5 a9 L$ D' B* ~- d- o
" @: ^7 n) x3 {LVS RECOGNIZE GATES                ALL // ALL or SIMPLE
! d& r- n9 K1 z0 {. ~LVS ABORT ON SUPPLY ERROR          NO               
7 B- J& @4 g$ [+ \; g7 p( d6 s
//LVS FILTER D(DN) OPEN            
( Z! @, m/ }0 O; Y//LVS FILTER D(DP) OPEN

LVS FILTER UNUSED MOS              YES
+ ^1 Q3 b! l$ ]3 y2 VLVS FILTER UNUSED BIPOLAR          YES
LVS FILTER UNUSED CAPACITORS       YES
6 q" X* r, W2 [/ g  x1 `LVS FILTER UNUSED DIODES           YES
' L' V& \. V( P; `, H- tLVS FILTER UNUSED RESISTORS        YES
* x% u3 f! a5 j$ BLVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG

) S! G7 y: S1 J8 P3 U: K7 j# tLVS EXPAND UNBALANCED CELLS        YES

8 k) i# I6 Q* P- e, [2 }PRECISION                          1000
RESOLUTION                         1
1 X4 M0 \: T' A% o+ l
UNIT LENGTH                        U
UNIT CAPACITANCE                   F //FF
UNIT RESISTANCE                    OHM
% W! l2 ?$ f; s# l
FLAG NONSIMPLE                     YES
8 c1 i( t& {- t- f2 T; s$ A4 {, YFLAG ACUTE                         YES
FLAG OFFGRID                       YES
" Z) a* Z4 l; g, HFLAG SKEW                          YES

* m9 {! Y+ [* \; ?2 YDEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
TRACE PROPERTY MN(N) W W 0
TRACE PROPERTY MN(N) L L 0

- T  L% f, [( ^DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
TRACE PROPERTY MP(P) W W 0
% O1 h! D( B, T: k* T0 rTRACE PROPERTY MP(P) L L 0

請各位大大在幫我看一下~拜託了~

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
TRACE PROPERTY MN(N) W W 1 ------將1改成0
' m8 U+ f- e4 d3 ^TRACE PROPERTY MP(P) L L 1 --------將1改成0
TRACE PROPERTY MP(P) W W 1-------將1改成0

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
TRACE PROPERTY MN(N) W W 0
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

averyer

hi~
9 O  ?# j8 d+ m5 B7 A5 J
, a: w& T" N9 E3 {我看command file裡~沒看到有描述check尺寸的部分~
) M! \5 z1 x7 f# U- a$ j
能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~
+ {7 t. W. _% X6 m* h
非常拜託~謝謝~

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。