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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › VHDL的問題
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[問題求助] VHDL的問題

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1#
發表於 2008-4-9 19:53:31 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
各位先進
0 F5 Q, J4 D5 N% t4 A小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
3 w/ u$ }) L# t1 D' s, c$ j可是最後合成之後的主體的gate count卻一直是07 K9 r: i3 e4 _8 x0 m% ^% {
不曉得這是甚麼原因?
1 @$ u9 c" ^0 \我用的軟體是Quartus 7.2
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aiken
7#
發表於 2008-4-30 04:36:23 | 只看該作者
you will not use your testbench as your top level?: _- `' H7 C5 W

( u$ G( [- ^, T" o2 q5 P) J( TTestbenc don't have in/out...
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kevin
6#
發表於 2008-4-14 10:56:52 | 只看該作者
你的top level components port map 有拉到 FPGA 的 pin 上嗎?
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5#
發表於 2008-4-12 18:07:26 | 只看該作者
該不會是輸入接到輸出短路吧~XD
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4#
發表於 2008-4-12 17:52:55 | 只看該作者
那表示所有的東東都被optimize光了啦8 b  K" o$ B. f! l. J

4 s/ a, v  m. H( {2 W/ S9 L查一下CODE吧
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3#
 樓主| 發表於 2008-4-11 13:29:27 | 只看該作者
呃~可是最後Quartus是顯示合成成功咧
5 S; z" P# V/ Z9 {& G* O~"~
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kolong
2#
發表於 2008-4-10 16:22:46 | 只看該作者
那就是合成失敗啦...
/ s  T! f% b9 P. q, j請詳細看一下message吧..
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