如何利用verilog來設計memory?

averyer

各位前輩~

想請問一下~
: J7 k- j7 w) u" m
+ [/ O  ?) Y. E2 v我想利用verilog來設計一個memory,但要如何開始呢?因為我對verilog也只懂得基本的應用~

但對於在深入一點卻不知道該如何下手?
: Z5 q* v3 ~; c/ F) F
各位前輩能給我一些寶貴的經驗或data參考嗎?

麻煩各位前輩了~

paulmanwu

為什麼一定要用verilog來設計memory?
why not using memory compiler?

russell

請問averyer大大,
* N5 P5 O% ~- c0 L' C. q2 g- ]) k' l為什麼一定要用verilog來設計memory?
1 X- G9 I- m0 |0 q: C原本FPGA內建的EBR不夠用? 還是學校課業需要交差?
5 U0 k2 i9 R  E- @0 n3 u/ G" h
, r; Y) K4 @  U/ i. o) u) M$ f+ ERussell
russell0916@gmail.com

jarodz

容量比較小的 memory，
8 e/ |+ b$ i5 T  Z# h用FF作是比 memory macro小或相等的。
每個制程和library的交叉點是不一樣的。

tommywgt

二樓大大的方法差不多是標準答案了
1 n$ ?) u3 q: Y5 \
1 {$ M& W6 N0 l不想硬體太大的話當然要使用library來做囉

Xquall

這樣的方式，合成的gata count真的會很大，請問各位大大有沒有比較好的方式，因為現在正需要自己利用verilog寫一個記憶體呢。

jerryyao

module(
4 B5 R7 Q; |) }  input [7:0] ADD,
2 d9 d5 E, N& O/ K9 }2 M. N  input [7:0] DI,
  input CE,
% {6 r9 ?6 f+ W6 @# Q5 D  input WE,
& v0 s, k5 E7 P  output reg [7:0] DO
$ D+ |) h3 b; s! ^+ `8 h3 }0 R);
4 j  ~% a  t& X( V  X4 N  reg [7:0] memory[255:0];
. [, m9 b9 ?2 z, v! V7 u5 Y% w  always @(posedge CLK)
' @0 q; H! C; j( k! [) h    if(CE & WE) memory[ADD] <= DI;
  always @(posedge CLK)
    DO <= memory[ADD];
# q( W3 R6 C7 H$ Z: X( l! ^$ Hendmodule
你要注意gata count很大喔。