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為什麼MOS上的SOURCE要接到BULK

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1#
發表於 2008-3-30 18:28:39 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
BULK與SOURCE端相接的原因除了避免LATCH-UP,另一個就是6 z4 }) I8 O* q0 F) f& M0 F
避免BODY EFFECT 也就是基底效應,如果你有讀過VLSI的書不難3 D6 d) {. D6 l4 F2 u) q+ G
了解SOURCE跟DRAIN的導通必須透過"空乏區",空乏區的產生必
" A7 ^! u9 a6 ]6 ]  {須透過從GATE端輸入的電壓,當輸入的電壓大於臨界電壓時空乏區
2 n: p( E. b3 Q4 \! F才會產生,臨界電壓與SOURCE端的電壓有密切的關係,如果沒記7 [3 A) ?9 f+ |" E  O# G
錯GATE電壓+SOURCE電壓等於臨界電壓,如果SOURCE端電壓" e7 D1 ~" y: M, \
不等於0,將會造成打開空乏區的電壓必定需要增大,相對這種情況
5 V! L6 l- `# c* S" L( {下的MOS就不易被導通,而且增加了電壓上的損耗。) s4 J4 R* L2 ?- y
) g/ q/ Z+ q# B7 Q* w  m
如果有寫錯還請各位指正,謝謝。
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5#
發表於 2008-4-1 07:29:14 | 只看該作者
讀了一遍  覺得文中所稱的  空乏區  應該是 反轉區吧  (Inversion Layer)4 y: Y2 l$ Q, ]5 }0 O  n
我的認知是覺得  Body effect  就是 VBS=0   NMOS就是 source與bulk 要接到 GND
& j9 Z( g# h9 ?' x( V- h! @) L" E# tPMOS 就是 source與bulk要接到 VDD
+ B4 B! D; @1 y但是電路上還是會有 VBS不等於0的情況! x% R( T/ u- {, l3 g+ [% s. E+ D& Q
這通常發生在  MOS串接的情況   不管是 Cascode還是 CMOS邏輯 串聯的那一塊
  f/ \/ W* a) `: }+ L都無可避免的有 基底效應出現,  所以一般來說 我們做 CMOS互補邏輯  最多就是用到 4-Input ' _  A1 M$ G  p
因為太多輸入時   串聯的MOS間會有  Chrge sharing的問題, 其次就是疊越高的MOS Body effect會越嚴重& u# H7 T* B. C
最後一個Issue是   該邏輯拉到 1或0 其中一邊的速度會變成非常慢.
3 ^2 p9 w2 g1 Y0 J" nCascode最多就是疊兩個   疊太多會傷到  OP ICMR 或 Output swing.
$ ~) I  ~$ j0 V0 B
  y: h0 W3 J) s3 Z) l[ 本帖最後由 yhchang 於 2008-4-1 07:30 AM 編輯 ]
4#
發表於 2008-4-1 00:18:14 | 只看該作者
Seems it depends on application, Vt vary with Vsb. Mostly if we want to have min. Vt, source is connected to bulk.
3#
發表於 2008-3-30 19:31:01 | 只看該作者

回復 1# 的帖子

應該是Vgs>Vt也就是說Vg-Vs>Vt........................................
2#
發表於 2008-3-30 19:15:40 | 只看該作者
以 PMOS 而言, Body 可接到 S 或 VDD. 3 {! m3 |7 R# F4 o& p  k
都是為了保持 Body 對 Channel 的逆偏。
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