關於virtex-4的Digital Clock Manager

小人發

各位大大好
我目前在使用vietex-4 的板子
. B' ~, \3 m3 Z  A! X: K關於板子上面clock source的訊號要怎麼給有點疑問
使用手冊上有寫說分成differetial,single-ended clock source 兩種
這是代表什麼意思
* T9 C1 Y4 c8 n( h. E& @0 e' `另外板子上有一個100M的震盪器,他說要使用DCMs可以產生不同的clock
這是代表說我要另外再寫一些指令去達到我想要的clock嗎
* S* b5 |( N, ]' d8 x有大大寫過這個程式嗎?   不知道要從何下手

1 {6 K  X% s1 y2 u6 E* R$ N$ B另外有一個25M震盪器
好像可以用調撥的方式將M,N兩組開關,調成我們要的clock
out = 25x M/N
這是另外一種方式嗎
# ^9 t" G& {/ }9 `. S) h- n
, v3 }9 W2 t- ?2 K) X% a我有點搞混了...使用手冊上面寫了很多的clock輸入
要怎麼分類呢??
請使用過的大大指導一下...感謝了

kevin

第一個DCM 限制I/P frequency,32M<-->75M,
( x/ ]/ ~& Z5 l/ O不知25M震盪器可否調出來產生32M(M/N=32/25)或64M,再用一個DCM FX o/P 產生256MHz.

小人發

但是會出現一個錯誤
) Y  P4 r- t; O% J- Z2 m; n因為我用的DCM是cascade in series
; D, N+ K# ~( N$ e$ R所以好像有限制在low frequency mode
所以在第一個輸出要達到200M會發生錯誤

還是說我選的模式跟大大講的模式不一樣
你說的也是要用內建的 clock wizard ->2.Cascading  in series  wuth two DCM_ADVs  嗎

kevin

的確第二個DCM不recommend FX o/p,因為jitter 會累加過大,
- w) W  @3 f8 f9 G+ |反過來產生,先用第一個DCM FX O/P,產生128MHz(M/N=32/25),
再用第二個DCM 2X output 產生256MHz.
或第一個DCM 2X O/P 產生200MHz,第二個DCM FX O/P M/N=32/25,產生256MHz.

小人發

我想問一下
9 R0 K: ]( ]9 g/ e- X" t0 C兩個DCM相接的方法  是直接在裡面可以選擇的模式嗎
因為在clock wizard裡面有四種可以選擇
1.Board  Deskew with an internal  Deskew
2.Cascading  in series  wuth two DCM_ADVs
- P* v% g/ V# ~- A6 s8 F3.clock forwarding/board deskew
) p' k6 M! L/ i/ F7 A+ L8 b4.single DCM_ADV

: B4 G  H. D; t照你講的方法應該是選擇第二個串接的DCM
問題是我選完之後有一句話是
. D5 S( p6 h: D) GCLKFX and CLKFX180  are not recommended for either INST1 and INST2 because  of jitter requirement
所以裡面沒有CLKFX的選項
那就沒辦法照著大大的步驟做了
' A) `6 M' S* n7 F* T還是有其他的辦法可以選呢??

kevin

這兩個DCM相接的方塊圖只是一個應用方式,你也可以用第一個DCM FX O/P,產生200MHz,再用第二個DCM FX O/P
+ M0 S. P& @) U2 [# x* B' SM/N=32/25,產生256MHz,要等第一個DCM FX O/P進入LOCK後幾個cycles,才能開始啟動第二個DCM.

小人發

對於這兩個DCM相接的方塊圖
就是第一個block輸出是CLKDV
9 T7 m0 O9 N8 k4 B  F5 [所以必須是100M除以CLKDV(2,2.5,3,3.5,4........16)
然後再把除完的頻率當作第二個的輸入
第二個是使用DFS   輸出是CLK*M/D (M跟D都是2~32)
" H; P+ r/ H  Z0 D7 u5 ~, W
4 X& w$ a; @$ F" r; r+ s我好像湊不出來可以達到256M的參數耶
2 e9 h6 f& K' T$ K是我哪裡沒搞清楚嗎
麻煩大大在幫我解惑一下~~

kevin

要用2個DCM串在一起的方式.不過使用上要小心Timing及不Locked的問題.
' t; q" F% N- E8 f( B3 s

小人發

我試了一下,大概知道怎麼用了
1 Q* u% F1 t# P) [3 h不過還有一個問題
6 k1 i: T* `7 A1 [在DFS裡面  好像沒辦法產生準確的256M
9 x! N1 a( W/ c3 G) v* v因為它是用clock*M/D  (M跟D都是2~32的正整數)
clock=100M   那怎麼選M跟D都沒辦法達到256M
這要怎麼辦    其他DCM的方式有辦法達到這個頻率嗎

kevin

要從100M產生一個單純的沒有相位移256M,要用DFS,CLKFX o/p功能,而且不是在做Deskew的話,CLKFB可不接.
1 e9 }- `1 M9 v
參數的設定可在Wizard內設定.以Virtex4-10來看,如果只用DFS o/p(CLKFX/CLKFX180),不用DLL o/p,
% D! R- Y; j& w3 p9 J& Z0 s3 Zinput clock 100M,ouput clock 256M,則只適用Maximum Speed/High Frequency 的Mode. Low frequency mode
+ F; X$ V2 t# o7 a% @) K2 K8 Q最多到210M,不夠用.
.xaw 檔是Xilinx architecture wizard(XAW)設定檔,像Xilinx coregen 產生memory block的 .XCO檔 一樣,
在ISE 的 project manager 裡把他加入跟其他source files 一起即可.然後在你的design source file 要去 instantiate它.可參考上次帖子的例子.

小人發

回復 2# 的帖子

我們用的板子是VIRTEX-4  (LX60)
我昨天有去網頁找了些關於DCM的資料來看
- N+ m' P5 t  Q雖然有點複雜
不過還是看個大概
) N  ~- O6 O& f
* M; \" H8 n+ ]$ V回復 3# 的帖子

你講的這些動作
我昨天都有照著我在網路上找的資料大略的做過一次
6 @; d) \: L" c7 `4 n不過我還是有一些問題
1.像DCM的輸入   好像是由100M震出來的
' ?9 Q) n8 e5 G  u4 X: q那我需要256M   利用DCM 可以做得到吧??
還是說只能產生比100M低的時脈
6 @* ~: _; u8 T9 k" X- I. l
# V1 [; T% p5 S7 J7 p2. DCM是分成DLL,PS,DFS嗎??
因為我昨天看到DCM組成的block
5 Z5 k5 r# O" u3 B' A0 r裡面含有這些,每個功能都不太一樣
如果我今天要產生一個單純的沒有相位移256M
8 l- O6 N8 W+ h# H; z9 ^( n那參數的設定會不會不需要用到全部??
% V" u3 m$ y) o, k4 Y. W% K1 g還是只需要用到DLL就好
5 V" E% g) t& h! v* |) I
- @1 o4 `% P. u) e" u' [3.像你講的   Wizard 會產生 .vhd,.xaw,.ucf檔
" T6 [; V' X& P+ u; W6 `: ~1 P, c   把.xaw加入design的意思是把這個檔也燒到FPGA板子裡嗎?
   那我要設定接角嗎??
# U' @0 A1 y; X3 t& g* }3 A+ G  d   因為xaw的程式不像一般會有input  output
   所以會有點搞混掉

以上是我小小的疑問
& e+ i2 |$ L  Z( O+ _先謝謝各位大大的解答  
: z1 c: ~. o( @" I* W
[ 本帖最後由 小人發 於 2008-3-20 06:51 PM 編輯 ]

kevin

Single end--->單端輸入(從P端輸入)
Differential--->差動輸入(LVDS,,等)
如果CLOCK頻率不是很高,可採單端輸入GCLK pin,再從內部去除出所要的CLOCK頻率.
5 d; |: w1 X# H$ M- K" [
若要用DCM,從Xilinx Architecture Wizard(在ISE Accessories--->Architecture Wizard)去自動產生所要的CLOCK頻率.Wizard 會產生 .vhd,.xaw,.ucf檔.把.xaw加入design.(利用ISE add source)以下是以單一個DCM instance作例子.

EX: (輸入75MHz--->>輸出50MHz)
entity ClockManageris
: U) ~2 l$ t, p; APort ( clk_50mhz : in std_logic;
clk_75mhz : out std_logic;
' |3 K! L* y% X+ m: kclk_75mhz_180 : out std_logic);
7 F- O/ b7 L0 g" b$ n* L% c# K) y, Hend ClockManager;
architecture Behavioral of ClockManageris
( N, C8 k9 Q2 |- o$ V5 g  U4 ucomponent clkgen_75mhz
: U) h+ o) p2 ~4 zport ( CLKIN_IN : in std_logic;
RST_IN : in std_logic;
CLKFX_OUT : out std_logic;
CLKFX180_OUT : out std_logic;
4 b, X5 x8 M! u) h" Z0 o9 JCLKIN_IBUFG_OUT : out std_logic;
$ r) v% c' j% OLOCKED_OUT : out std_logic);
1 i; g4 @8 {* U+ A7 Cend component;
begin
! P3 _; k5 h% q9 r- Cgen_75mhz: clkgen_75mhz
port map( CLKIN_IN => clk_50mhz,
8 _; R. x. G* l; sRST_IN => '0',
CLKFX_OUT => clk_75mhz,
CLKFX180_OUT => clk_75mhz_180,
CLKIN_IBUFG_OUT => open,
LOCKED_OUT => open );
# L  }$ k: m% Lend Behavioral;

rockhuang

virtex-4的版子不知是原廠網頁上的那塊？http://www.xilinx.com/products/devboards/index.htm
3 ]7 ?% C; t7 D8 W# y- w, {" Y關於DCM功能，建議先看一下Xilinx的clock manangement
8 {" g, v  s& Ihttp://www.xilinx.com/support/do ... sign_clockmanag.htm
* t6 b$ a" f! s& t, q) D: t- a5 Q' }中的 XAPP132 - Using the Virtex Delay-Locked Loop